CP Thiết kế PLL

[sandip_micro]

kiểm tra tất cả các yêu cầu cho các PLL bơm Charge là gì? Tôi có nghĩa là để nói mà phải làm mô phỏng trên PLL?

 

[pfd001]

thiết lập thời gian, jitter hoặc pha tiếng ồn

 

[mpig09]

Kính sandip_micro:

Bạn có biết một số thông tin sau:

Khu 1.PFD chết.
2.CP hiện tại
3.VCO dải tần số
4.closed vòng ổn định cho bộ lọc & 1 ~ 3
5.Power cung cấp
6.PLL ra nhiệm vụ
7.input loạt đồng hồ

mpig

 

[khouly]

nó sẽ phụ thuộc vào các ứng dụng này sẽ được sử dụng PLL
là nó FS "Tần số tổng hợp", demodulator, vv

khouly

 

[hung_wai_ming@hotmail.com]

Tôi đã làm một số CPPLL trước.Hãy để tôi chia sẻ với bạn trên kinh nghiệm thực tế
Khi u CP thiết kế, trước hết, bạn cần phải biết specfications hệ thống thiết kế của bạn.Thêm thời gian, bạn cần phải xác định hiện hành mà bạn cung cấp trong CP, nói 5uA hoặc 10uA.
Sau đó, bạn cần phải biết tạo ra từ deadzone PFD, nói tại khóa, bạn sẽ có 2ns deadzone.Đó là tiếng ồn có thể bạn có thể khiến cho CP và sau đó đến LP, do đó, gọi là các nguồn tham khảo spurs
Khi thực hiện mô phỏng, làm một số thoáng để bơm hiện để CP, từ mọi tiểu bang, nói, refclk> fbclk, fbclk> refclk và fbclk = refclk và xem nếu CP hoạt động tốt trong những trường hợp này.Sau khi kiểm tra các công trình chức năng tạm thời có nghĩa là, sau đó bạn kiểm tra xem có phù hợp với hiện tại của CP.
The up / dn hiện nay cần được kết hợp lý tưởng trong PVT.Hầu hết thời gian, nó không phù hợp kể từ khi có điện thoại không phù hợp.Tốt hơn để tìm kiếm bằng sáng chế và có một số mẫu thiết kế để cung cấp cho bạn kết hợp tốt.Một trong những bằng sáng chế để cung cấp cho bạn là 7.034.588.
Kiểm tra trở kháng đầu ra của CP, xem họ cung cấp PSRR tốt để mạch của bạn.Luôn luôn sử dụng cấu trúc gấp cascoded nếu cung cấp năng lượng của bạn không ít hơn 1.8V

 

[jecyhale]

sandip_micro đã viết:

kiểm tra tất cả các yêu cầu cho các PLL bơm Charge là gì? Tôi có nghĩa là để nói mà phải làm mô phỏng trên PLL?