chuyển đổi câu hỏi

[taoshen]

Tôi nghĩ rằng
vhdl ------------------ verilog

Biến -----------------> reg

------------------> dây tín hiệu

quá trình luôn luôn ------------------->

Tôi có thể được phải không?

 

[nand_gates]

Có u là đúng!
Tôi sẽ thêm vào sau!

vhdl -------> verilog
----> dây tín hiệu nếu bạn đang làm hoặc bằng cách sử dụng cổng lập bản đồ quy trình tín hiệu bên ngoài
tín hiệu reg ----> nếu bạn được giao việc xử lý tín hiệu bên trong khối

 

[taoshen]

nand_gates:

----> dây tín hiệu nếu bạn đang làm hoặc bằng cách sử dụng cổng lập bản đồ quy trình tín hiệu bên ngoài

=================================
Bạn có ý nghĩa mà "dây" bắt buộc các tín hiệu rằng có thể giao tiếp giữa các
các quy trình trong một tổ chức?

 

[nand_gates]

No.ở đây là ví dụ về những gì tôi có nghĩa là .....

VHDL mã
tín hiệu a, b, c: std_logic;

u1: xyz_gate cổng bản đồ (a, b, c);

U2: pqr_gate cổng bản đồ (a, b, c);Dịch trong Verilog

dây a, b, c;

xyz_gate u1 (a, b, c);

pqr_gate U2 (a, b, c);

 

[taoshen]

Bạn có thể cho tôi một ví dụ cho rằng, "hoặc bằng cách sử dụng tín hiệu bên ngoài quá trình"?