chậm tạo ra đồng hồ

[tech9412]

Đồng hồ tổng thể thiết kế của tôi là CLK và chia cho 2 đồng hồ là clk_div2 được tạo ra thông qua CLK. Một đồng hồ nữa được tạo ra là một trong những đồng hồ thời gian chậm wrt CLK và chia cho 2 also.How để cung cấp cho hạn chế này đồng hồ bị trì hoãn trong DC.

 

[shobhit]

Trong khi tạo ra đồng hồ được tạo ra có một cạnh tùy chọn đó, bạn có thể xác định các cạnh là 3 5 7 có nghĩa là như sau: 1 tăng cạnh của đồng hồ được tạo ra là 3 cạnh của đồng hồ tổng thể cạnh mùa thu kế tiếp của đồng hồ được tạo ra là 5 cạnh của đồng hồ tổng thể tiếp theo tăng cạnh của đồng hồ được tạo ra là 7 cạnh của đồng hồ tổng thể sau khi mô hình này sẽ được lặp đi lặp lại .............. Bằng cách này, bạn sẽ tạo ra một chiếc đồng hồ được tạo ra với một sự chậm trễ của 1 thời gian ana đồng hồ tổng thể cũng là một phiên bản chia. Lưu ý: Bắt đầu đếm các cạnh của đồng hồ tổng thể với với 1 cạnh như '1 'và sau đó 2,3,4 và do đó hy vọng điều này sẽ giúp

 

[ljxpjpjljx]

tất cả các đồng hồ được tạo ra của bạn sẽ có tín hiệu cross-domain?