C
chronos04
Guest
Xin chào,
Tôi đã thực hiện một giao diện máy ảnh deserializer liên kết dựa trên một Virtex 4 FPGA (sử dụng bảng phát triển ML402).Tôi đang sử dụng các LVDS 2,5 V đầu vào của hội đồng quản trị và cáp với một đầu mở ra.
Module này hoạt động tốt khi tôi sử dụng một cáp ngắn.Tuy nhiên, ứng dụng của tôi nhu cầu sử dụng cáp dài (với gián đoạn) mà không làm việc như vậy tốt.Cái này là tôi đoán có một vấn đề phù hợp ở phía bên tiếp nhận tàu, bởi vì khi tôi đại diện cho sơ đồ mắt của tín hiệu đến (khi nó đã chuyển đổi sang LVTTL) và cáp dài được sử dụng, nó thực sự xấu.
Tôi biết rằng có thể sử dụng cáp dài, vì nó làm việc với một grabber khung chung loại.
Tôi đã thử bằng cách sử dụng DCI (Digital Control trở kháng) của FPGA, LVDS_EXT tiêu chuẩn ...nhưng tôi không đạt được một giải pháp ...
Nếu ai đó có thể có một số kinh nghiệm trong lĩnh vực này ...
Cảm ơn rất nhiều trong advace!
Tôi đã thực hiện một giao diện máy ảnh deserializer liên kết dựa trên một Virtex 4 FPGA (sử dụng bảng phát triển ML402).Tôi đang sử dụng các LVDS 2,5 V đầu vào của hội đồng quản trị và cáp với một đầu mở ra.
Module này hoạt động tốt khi tôi sử dụng một cáp ngắn.Tuy nhiên, ứng dụng của tôi nhu cầu sử dụng cáp dài (với gián đoạn) mà không làm việc như vậy tốt.Cái này là tôi đoán có một vấn đề phù hợp ở phía bên tiếp nhận tàu, bởi vì khi tôi đại diện cho sơ đồ mắt của tín hiệu đến (khi nó đã chuyển đổi sang LVTTL) và cáp dài được sử dụng, nó thực sự xấu.
Tôi biết rằng có thể sử dụng cáp dài, vì nó làm việc với một grabber khung chung loại.
Tôi đã thử bằng cách sử dụng DCI (Digital Control trở kháng) của FPGA, LVDS_EXT tiêu chuẩn ...nhưng tôi không đạt được một giải pháp ...
Nếu ai đó có thể có một số kinh nghiệm trong lĩnh vực này ...
Cảm ơn rất nhiều trong advace!