Cadence ncmirror tương đương cho hỗn hợp thiết kế VHDL Verilog /

[RonC]

Có cách nào trong một dòng chảy mô phỏng Cadence (ncsim) để truy cập một tín hiệu Verilog phân cấp từ một testbench VHDL, hoặc một tín hiệu VHDL phân cấp từ một testbench Verilog? Cadence có các tính năng nc_mirror mà lần nhắc khả năng tham chiếu đến các thứ bậc của Verilog, nhưng có một hỗn hợp tương đương với ngôn ngữ?