Cadence LVS Net-danh sách mơ hồ

[jasonmgeorge]

Tôi đang gặp rắc rối LVS thực hiện một gợn sóng đơn giản mang theo bộ cộng ở Cadence. Tôi đang xây dựng một RCA 21-bit bằng cách sử dụng bộ cộng đầy đủ tiêu chuẩn và các tế bào biến tần tôi xây dựng trước đó. Tôi đã sử dụng các tế bào này trong các thiết kế khác mà không có vấn đề. Đối với một số lý do với RCA tôi nhận được "net-danh sách không rõ ràng đã được giải quyết bằng cách lựa chọn ngẫu nhiên" cho rất nhiều đầu vào của tôi A và B mà thức ăn vào adders đầy đủ. termbad.out: T -1 in_a0 / in_a0? Terminal in_a0 trong bố trí được kết hợp với thiết bị đầu cuối in_b0 trong sơ đồ. T -1 in_b0 / in_b0? Terminal in_b0 trong bố trí được kết hợp với thiết bị đầu cuối in_a0 trong sơ đồ. vv .. Các lưới có vẻ chính xác trong chế độ xem trích xuất. Tôi đã cố gắng trao đổi các đầu vào trong bố trí, mà còn kết quả trong thông báo lỗi tương tự. Trao đổi các đầu vào trong các sơ đồ, tuy nhiên, đúng vấn đề. kicker là, không phải tất cả các yếu tố đầu vào cần phải được đổi chỗ (bit 0 tạo ra một lỗi nhưng bit 4 không). Tôi đã kéo tóc của tôi ra trên này trong nhiều giờ ngay bây giờ. Có ai có một ý tưởng này có thể cho biết những gì?

 

[bala_EE]

Sau khi tạo ra xem trích xuất, mở xem trích xuất và trong LVS chạy nhấp chuột vào hộp thoại về lỗi. Một hộp thoại mới sẽ mở ra hiển thị các lỗi gặp phải. Đối với mỗi lỗi, bạn có thể thấy lưới đánh dấu bằng màu vàng trong chế độ xem trích xuất. Kiểm tra các mạng lưới được nhấn mạnh trong cách bố trí và sơ đồ kết nối cho những sai lầm. Hy vọng rằng bạn có thể tìm ra sai lầm của bạn.

 

[jasonmgeorge]

Vấn đề xuất hiện được với đối xứng. Kể từ khi A và B mạch tương đương trong thiết kế bộ cộng đầy đủ của tôi, tôi đã cố gắng thêm một biến tần cho các dòng A, trong đó giải quyết được các lỗi. Tôi không rõ tại sao tôi đã không có một vấn đề với điều này trước, tuy nhiên. Bất cứ ý tưởng?

 

[bala_EE]

Tôi không hiểu những gì bạn có nghĩa là ở đây bởi tính đối xứng và "A và B mạch là tương đương". có thể có của nó mà tôi hiểu sai những gì bạn có nghĩa là. Có thể bạn hãy mô tả nhiều hơn?

 

[jasonmgeorge]

Không chắc chắn nếu điều này sẽ được rõ ràng, nhưng kéo lên và kéo xuống mạng cho toàn bộ cộng của tôi là đối xứng. Trong thiết kế này, A và B đầu vào là tương đương. [Url = http://images.elektroda.net/47_1287457763.jpg]

[/url]

 

[bala_EE]

Tôi không hiểu một điều ở đây. Bạn nói rằng một RCA bit của nó 21. Nhưng bạn có một chút đầu vào cho A và B. Làm thế nào để làm việc? Không nên đầu vào A và B là 21 bit đầu vào?

 

[jasonmgeorge]

Tôi đăng các bộ cộng đầy đủ đồ từ đó làm nổi bật những đối xứng qua các đầu vào A và B. Là 21-bit RCA sơ đồ sử dụng luân phiên logic. [Url = http://images.elektroda.net/76_1287554316.png]

[/url] Lưu ý đầu ra biến tần thêm vào bit 0 đến phá vỡ tính đối xứng. Điều này sửa chữa các lỗi LVS cho rằng vị trí bit, tuy nhiên, trong 20 bit khác vẫn giải quyết bằng cách lựa chọn ngẫu nhiên.

 

[jasonmgeorge]

Hóa ra vấn đề là với những sửa đổi mà người khác đã thực hiện cho các bộ thiết kế NCSU (và không phải là mạch hoặc công cụ).