Cadence: Các bước để xác minh chức năng của netlist tổng hợp

[chip-monk]

Làm thế nào để chức năng xác minh một netlist tổng hợp bằng cách sử dụng các trình biên dịch RTL? Xin vui lòng cung cấp cho các bước và các lệnh liên quan. Thanks.

 

[lostinxlation]

chỉ cần trỏ đến các thư viện và chạy một mô phỏng trên netlist.

 

[chip-monk]

Hi, Cảm ơn cho trả lời nhanh chóng. Tôi đang sử dụng VT Thư viện di động tiêu chuẩn và không có *. v tập tin có chứa tất cả các cửa như vv và inv, được sử dụng trong các netlist tổng hợp. Vì vậy, làm thế nào để tôi điểm cửa thư viện khi tôi có netlist tổng hợp, sdf, và các tập tin *. lib nhưng không có tập tin Verilog với tất cả các mô tả cổng and2_1 hoặc vv nand được sử dụng trong các netlist tổng hợp. Để được chính xác hơn, tôi nhận được lỗi như một trong những sau đây trong Cadence, khi tôi biên dịch netlist tổng hợp, chú thích các tập tin sdf trong testbench và sau đó sử dụng ncelab lệnh. and2_1 g631 (IP1 (B [8]), ip2 (n_15), op (c_out)...); | ncelab: * E, CUVMUR (./gen_ks_sa1.v, 1817 | 12): ví dụ 'test.ks_sa1_1. d9_1.a9_1.g631 thiết kế đơn vị and2_1 "là chưa được giải quyết trong 'worklib.adder_ks9: module'.

 

[kornukhin]

Bạn CẦN Verilog thư viện để mô phỏng thiết kế của bạn. Có là không có cách khác để mô phỏng netlist. Một cách khác để sử dụng Confornal xác nhận chính thức. Nó hỗ trợ *. lib như là định dạng đầu vào.