Cổng mức độ mô phỏng

W

wisemonkey

Guest
Hi tất cả mọi người, tôi đang cố gắng để đi qua vcs hướng dẫn để có được một ý tưởng về mô phỏng mức cổng Tôi đã có một thiết kế tổng hợp (mà tôi đã làm việc thông qua học kỳ cuối cùng) Vì vậy, bây giờ tôi đang cố gắng phát hành (kể từ thư viện toshiba có bảo vệ thẻ trong đó) vcs + v2k-sverilog top.v tb.v design.postsynth.v-y ./lib/verilog/tc240c + libext + tsbvlibp Tuy nhiên, tôi vẫn nhận được một lỗi như mã hóa xấu trong một trong những tập tin thư viện và mã thông báo ". bảo vệ "cho bất cứ đề nghị:)
 
không có. Tôi tạo ra tập tin netlist (design.postSynth.v) với sự giúp đỡ của viết (định dạng Verilog) lệnh cho dc_shell. Hiện tại tôi không phải bây giờ các thủ tục / lệnh để tạo ra tập tin sdf. Cảm ơn [size = 2] [color = # 999999] Thêm vào sau khi 18 phút: [/color] [/size] Đây là một dòng chảy mà tôi hiểu từ việc đọc nói chung và các khóa học của tôi: (Tôi chắc rằng có phần thiếu nhất là sau khi tổng hợp xin vui lòng chính xác cho tôi) Thiết kế (Verilog mã bằng văn bản từ thông số kỹ thuật) chức năng mô phỏng (chỉ thiết kế tập tin và testbench) Tổng hợp (diện tích / thời gian báo cáo sử dụng của thư viện thiết kế với hồ sơ thiết kế mô phỏng tổng hợp) Post (với sự giúp đỡ của testbench tương tự như trong bước 1 và Địa điểm và lộ netlist tập tin thu được ở bước 3 và các nguồn thư viện) (tôi chưa khám phá nó tuy nhiên khi tôi đã đọc: tự động hóa quá trình với sự giúp đỡ của công cụ và tập tin netlist)
 
hmm bất cứ ai cũng có thể cho tôi biết nếu tôi đang làm nó đúng cách hay sai, để tôi có thể tiếp tục đọc / tìm kiếm nếu tôi sai. Cảm ơn bất cứ đề nghị
 
Chú thích một SDF hoặc không có gì để làm với một thông báo lỗi về mã hóa. Bạn có thể trích dẫn thông báo lỗi chính xác? Tôi có thể có thể giúp đỡ nếu bạn có thể cung cấp chi tiết.
 
Chắc chắn ở đây là chính xác lỗi: (sau khi phân tích cú pháp vài tập tin một cách chính xác) [trích dẫn nội dung bài viết này] mã được bảo vệ không được tạo ra bởi VCS - không thể giải mã. Error-[ĐƯỢC] Bad mã hóa Bắt đầu mã hóa bên ngoài một mô-đun hoặc trong một phạm vi. "./lib/verilog/tc240c/tsbMUXXprim.tsbvlibp", 7: mã thông báo là `bảo vệ bảo vệ ^ [/quote]
 
Nó trông giống như mã hóa mô hình của bạn đã được mã hóa bằng một công cụ khác hơn vcs. Có lẽ NCVerilog hoặc công cụ một số FPGA? Trong mã hóa kinh nghiệm của tôi là công cụ cụ thể. Có thể hỏi nhà cung cấp / fab của bạn những công cụ mã hóa nó với và xem nếu họ có thể làm điều đó cho vcs? Xin lỗi tôi không có thể được giúp đỡ nhiều hơn.
 
hmm trên máy tính của trường đại học của tôi vì vậy tôi sẽ phải nói chuyện với quản trị viên phòng thí nghiệm. Chỉ ra nó:)
 
Bạn có thể sử dụng write_sdf để tạo ra tập tin sdf từ dc_shell của bạn chính nó
 
[Quote = asicganesh Bạn có thể sử dụng write_sdf để tạo ra tập tin sdf từ dc_shell của bạn riêng của mình [/quote] Tôi có thiếu một cái gì đó? Tại sao bạn nghĩ chú thích SDF có bất cứ điều gì để làm với một vấn đề mã hóa? Theo thông báo lỗi của mình, vcs nói rằng nó có thể không phải giải mã một module (một số tế bào nguyên thủy.) Ngay cả nếu chú thích SDF thất bại (mà chúng tôi không có bằng chứng) vcs rõ ràng là không thể giải mã một cái gì đó. Điều này xảy ra trước khi chú thích SDF. Giải mã thất bại. SDF chú thích rõ ràng không có gì để làm với nó. Hoặc tôi thiếu một cái gì đó? Xin vui lòng giải thích ý tưởng của bạn đầy đủ hơn để chúng ta có thể hiểu được.
 
Thống nhất với randyest. Nó sẽ là những công cụ chuỗi vấn đề, hãy cố gắng ncsim.
 
Cảm ơn tất cả mọi người, đặc biệt là randyest. Thư viện đã được mã hóa với công cụ cadence (ncverilog) và tôi không có ncverilog theo mặc định trong biến PATH của tôi. Dù sao đã được cố định bằng cách chỉnh sửa cshrc, bây giờ tôi có thể có được nó để bắt đầu mô phỏng với ncsim, tôi đã vài lỗi để giải quyết mặc dù sẽ báo cáo trong một lần nữa như tôi đi qua nhờ mức Pini mô phỏng cổng nhưng tôi đã sử dụng các công cụ fpga cho quá trình Tuy nhiên thời gian này muốn theo dòng chảy ASIC hoàn thành [size = 2] [color = # 999999] Thêm vào sau khi 39 phút: [/color] [/size] Vì vậy, câu hỏi tiếp theo là: tôi sẽ cho rằng điều quan trọng là sử dụng mã flatten và uniquify [/code] nếu tôi đã mô-đun trong tập tin khác? Đó chính xác nơi tôi bị mắc kẹt hiện nay như tôi có thể có được netlist nhưng tôi nghĩ rằng bởi vì tôi đã FIFOs bên ngoài thiết kế (mà tôi đã khởi tạo trong thiết kế) Tôi không thể mô phỏng nó đúng cách Đó có phải là đúng? Hoặc là có bất cứ điều gì khác mà tôi cần phải kiểm tra?
 
Xin chào tất cả mọi người, tôi đã yêu cầu bất cứ ai cũng có thể gửi một hướng dẫn cho ncverilog - đặc biệt là tập trung vào mô phỏng mức cổng. Tôi đã một mà tôi hiện đang đọc nếu giải quyết vấn đề của tôi, tôi sẽ đăng. Thêm vào đó nó sẽ được thực sự tuyệt vời nếu các lệnh của nó không chỉ nhưng có lẽ một cái gì đó giải thích từng bước có thể với một số thiết kế tham khảo. Đây là tình hình: Tôi đọc 3 tác phẩm và tạo netlist cho thiết kế trông giống như
Code: 
 FIFO - DESGIN - FIFO
fifo Mỗi có bộ nhớ riêng của mình nhưng tôi không thể sử dụng nó trong thế hệ netlist (I ' không chính xác rõ ràng lý do tại sao nhưng khi tôi biết những kỷ niệm không nên được tổng hợp) do đó, về cơ bản khi ncsim bắt đầu trình bày với lỗi vài cổng là không kết nối và tôi nhận được lỗi mô phỏng giống với lỗi mô phỏng chức năng khi tôi đã sai lầm kết nối FIFO. Tôi biết thông tin này có thể không đủ để nhận xét về nhưng tôi sẽ đánh giá cao chỉ là một hướng dẫn là tốt, tôi sẽ cố gắng xem xét thông qua. Thanks
 
Hóa ra vấn đề không phải của mình với các công cụ nữa. Tôi đã sử dụng ncverilog một cách chính xác tuy nhiên bây giờ nó cần phải được gỡ rối ở cấp cửa khẩu (kể từ khi chức năng thẩm tra, tổng hợp hóa ra là đúng). Và nhìn vào số lượng tín hiệu trong netlist tổng hợp bài viết, thậm chí khó khăn của mình để suy nghĩ của debug để bây giờ tôi đã ngừng làm việc đối với địa điểm và tuyến đường tiếp theo trong dòng.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top