Cần tổng hợp các tập tin HDL trộn lẫn trong Quartus II

[whicun]

Tôi cần phải tổng hợp Verilog HDL, VHDL và EDIF tập tin vào một trong FPGA. Không ai được biết làm thế nào để tổng hợp các tập tin HDL trộn lẫn trong Quartus II? Cảm ơn bạn ở cao cấp,