cần sự giúp đỡ từ VHDL phát triển?

S

senthilkumar

Guest
Hải. tôi viết code như thế này thư viện IEEE, sử dụng IEEE.STD_LOGIC_1164.ALL, IEEE.STD_LOGIC_ARITH.ALL sử dụng, IEEE.STD_LOGIC_UNSIGNED.ALL sử dụng; - Hãy hủy ghi chú dòng sau để sử dụng tờ khai được cung cấp cho các thành phần nguyên thủy Xilinx instantiating . - UNISIM thư viện; - sử dụng UNISIM.VComponents.all thực thể vga Port (clk_raw: trong std_logic; vsync: ra std_logic; hsync: ra std_logic; r: ra std_logic_vector (1 downto 0); g: ra std_logic_vector (1 downto 0); b: ra std_logic_vector (1 downto 0)); cuối vga, kiến trúc là hành vi của vga là hằng số CounterXMax: INTEGER: = 767; - liên tục CounterYMax: INTEGER: = 31; tín hiệu clk_div: std_logic_vector (1 downto 0) CLK tín hiệu: std_logic; tín hiệu CounterX: std_logic_vector (9 downto 0), tín hiệu CounterY: std_logic_vector (9 downto 0); tín hiệu vga_HS: std_logic; tín hiệu vga_VS: std_logic; bắt đầu quá trình (clk_raw) bắt đầu nếu (clk_raw 'sự kiện và clk_raw '1 ') sau đó clk_div
 
u muốn để tạo ra thời gian của VGA,? Tôi đã viết một trong đó là tương tự như urs, theo ITU-RBT 601, và tôi sử dụng quartusii. tôi không thể hiểu mã ur. u có thể viết thư cho tôi, và chúng ta có thể thảo luận về nó
 
funcation một số không có sẵn, bạn có thể ref thư viện ieee
 
dòng là 78 và 79? Nhớ người lười biếng và không muốn tìm kiếm hafta .. jelydonut
 
cố gắng sử dụng ví dụ: nếu khoản thay vì to_bit (): nếu cond các vga
 
Các to_bit chức năng chuyển đổi () trong gói std_logic_1164 không thể áp dụng cho các toán hạng kiểu boolean. Bạn có thể quá tải nó để thực hiện những gì bạn muốn.
 
[Quote = senthilkumar Hải. vga_HS tín hiệu: std_logic; tín hiệu vga_VS: std_logic; vga_HS
 
Tôi làm acquicision phim quá, bạn có thể sao chép một trong những mã nguồn của bạn vào email của tôi. sau đó thảo luận về nó sau đó! s20020423@eyou.com
 
Hải. tôi viết code như thế này thư viện IEEE, sử dụng IEEE.STD_LOGIC_1164.ALL, IEEE.STD_LOGIC_ARITH.ALL sử dụng, IEEE.STD_LOGIC_UNSIGNED.ALL sử dụng; - Hãy hủy ghi chú dòng sau để sử dụng tờ khai được cung cấp cho các thành phần nguyên thủy Xilinx instantiating . - UNISIM thư viện; - sử dụng UNISIM.VComponents.all thực thể vga Port (clk_raw: trong std_logic; vsync: ra std_logic; hsync: ra std_logic; r: ra std_logic_vector (1 downto 0); g: ra std_logic_vector (1 downto 0); b: ra std_logic_vector (1 downto 0)); cuối vga, kiến trúc là hành vi của vga là hằng số CounterXMax: INTEGER: = 767; - liên tục CounterYMax: INTEGER: = 31; tín hiệu clk_div: std_logic_vector (1 downto 0) CLK tín hiệu: std_logic; tín hiệu CounterX: std_logic_vector (9 downto 0), tín hiệu CounterY: std_logic_vector (9 downto 0); tín hiệu vga_HS: std_logic; tín hiệu vga_VS: std_logic; bắt đầu quá trình (clk_raw) bắt đầu nếu (clk_raw 'sự kiện và clk_raw '1 ') sau đó clk_div
 
u muốn để tạo ra thời gian của VGA,? Tôi đã viết một trong đó là tương tự như urs, theo ITU-RBT 601, và tôi sử dụng quartusii. tôi không thể hiểu mã ur. u có thể viết thư cho tôi, và chúng ta có thể thảo luận về nó
 
funcation một số không có sẵn, bạn có thể ref thư viện ieee
 
dòng là 78 và 79? Nhớ người lười biếng và không muốn tìm kiếm hafta .. jelydonut
 
cố gắng sử dụng ví dụ: nếu khoản thay vì to_bit (): nếu cond các vga
 
Các to_bit chức năng chuyển đổi () trong gói std_logic_1164 không thể áp dụng cho các toán hạng kiểu boolean. Bạn có thể quá tải nó để thực hiện những gì bạn muốn.
 
[Quote = senthilkumar Hải. vga_HS tín hiệu: std_logic; tín hiệu vga_VS: std_logic; vga_HS
 
Tôi làm acquicision phim quá, bạn có thể sao chép một trong những mã nguồn của bạn vào email của tôi. sau đó thảo luận về nó sau đó! s20020423@eyou.com
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top