Cần giúp về cách kết hợp hai quá trình trong VHDL

[Digit0001]

Hi Có thể ai đó cho thấy làm thế nào tôi sẽ kết hợp các mã sau vào một quá trình? Mã này được tạo ra từ một truy cập và một máy nhà nước mà tôi muốn làm là một quá trình. Vấn đề tôi đang có tại thời điểm này là số lượng sẽ không làm việc vì nó mâu thuẫn, vì thế tôi muốn làm cho nó trong một quá trình.

 kiến trúc hành vi của pulseDesign là loại StateType là (LowState, HighState); nextState tín hiệu, nhà nước: StateType; tín hiệu số: std_logic_vector (3 downto 0); bắt đầu --------------- ------------------------------ - Lượt truy cập quá trình (clk, thiết lập lại, đếm) bắt đầu nếu (rising_edge (clk)) sau đó Nhà nước

 

[TrickyDicky]

Hãy suy nghĩ về những gì bạn đang làm. Các cuộc xung đột chỉ xảy ra bởi vì bạn đang cố gắng để phân tính từ 2 nơi khác nhau. Bạn cần phải suy nghĩ về logic. Bạn không thể có được tính trong quá trình không đồng bộ bởi vì nó chỉ là - asynchrnous. về cơ bản, đối với một máy trạng thái quá trình duy nhất:

 quá trình (clk, reset) - đồng hồ chỉ và đặt lại cần thiết trong danh sách sensitivty bắt đầu nếu đặt lại = "1" sau đó đếm

 

[N vijay kumar]

hi, bắt đầu luôn @ (posedge clk) bắt đầu nếu (reset) tính

 

[TrickyDicky]

Bạn đăng Verilog trong một thread về VHDL!

 

[Digit0001]

cảm ơn, tôi hiểu bây giờ

 

[Digit0001]

tôi có một vấn đề khi tôi mô phỏng mã. Các mã đổi không thay đổi trạng thái và các truy cập không được tính. Đây là mã tôi có: View attachment 55075 này bao gồm những gì tôi có trong mô phỏng và thực hiện.

 

[N vijay kumar]

không mension nhà nước trong danh sách nhạy cảm khi LowState => temp nếu (xung = '1 '), sau đó tính áp dụng tín hiệu ở rìa NEG của đồng hồ

 

[Digit0001]

Nhiệt độ này được sử dụng để lưu các giá trị số cuối cùng. Mục đích là bởi vì tôi đang đo lường thời gian của độ rộng xung.