Cần giúp đỡ với một testbench sử dụng phần mềm mạng

[david119]

Hi tất cả mọi người, Tôi đang sử dụng ispLEVER mạng tinh thể chất bán dẫn của phần mềm khởi động để làm việc trên một dự án FPGA. Đây là lần đầu tiên dự án FPGA của tôi và tôi không biết làm thế nào để chạy một mô phỏng chức năng để kiểm tra logic bằng cách sử dụng mẫu VHDL. Tôi đã đặt các mẫu VHDL rằng phần mềm tạo ra trong lời nói và gắn nó. Có ba yếu tố đầu vào một chiếc đồng hồ, thiết lập lại, và chốt. Và có 29 đầu ra. Đầu ra là một hình thức nhị phân của thời gian 0:00:000. Cũng giống như một đồng hồ bấm giờ. Vấn đề của tôi là tôi không biết những gì để thêm vào mẫu VHDL. Tôi cần phải tạo ra một tín hiệu đồng hồ liên tục bằng cách thiết lập lại định kỳ và các tín hiệu chốt. Bất kỳ trợ giúp sẽ được Thanks biết ơn trước

 

[lucbra]

Chào bạn, Một số gợi ý: 1. Thêm một quá trình mô tả đồng hồ của bạn. 2. thêm một số tác nhân kích thích (khẳng định / de-khẳng định thiết lập lại chốt) 3. nhìn vào hành vi của các kết quả đầu ra