S
shenghuo
Guest
Tôi đã gặp một vấn đề mà tôi không thể giải quyết khi tôi sử dụng Xilinx ISE trong thiết kế của tôi.
khi phân tích cấp thiết kế hàng đầu, lỗi này xảy ra với các thông tin sau:
Không mặc định ràng buộc đối với thành phần: <memory_cntr>.Ports <EN_a,EN_b> không khớp.
Xin vui lòng cho tôi biết tại sao.Tôi có 2 cổng kết nối này một cách riêng biệt cho 2 tín hiệu, và những tín hiệu 2 cũng được kết nối với các cảng khác của submodule.
khi phân tích cấp thiết kế hàng đầu, lỗi này xảy ra với các thông tin sau:
Không mặc định ràng buộc đối với thành phần: <memory_cntr>.Ports <EN_a,EN_b> không khớp.
Xin vui lòng cho tôi biết tại sao.Tôi có 2 cổng kết nối này một cách riêng biệt cho 2 tín hiệu, và những tín hiệu 2 cũng được kết nối với các cảng khác của submodule.