Câu hỏi: lỗi trong giai đoạn ổn định của các PLL

[Danielye]

Trong lý thuyết cổ điển PLL, các lỗi steay giai đoạn phụ thuộc vào vòng lặp được (K), và ban đầu frequecy lỗi (Δf).Tuy nhiên, có thể ổn định trong giai đoạn báo lỗi của các PLL được settable của chúng ta?Nếu tôi muốn có sự ổn định giai đoạn lỗi được 100us sau khi bị khóa, có nghĩa là, thời gian bù đắp giữa các cạnh của đầu vào tăng và việc tham khảo các thông tin phản hồi tín hiệu từ VCO chia,
Làm thế nào để thiết kế kiến trúc của các PLL.

Thanks in advance!

 

[strabush]

Nếu bạn có một integrator trong vòng lặp bộ lọc (và một integrator có thể được tính phí cũng là hiện tại đang được tải xuống một máy bơm Capacitor), sau đó định nghĩa của các giai đoạn PLL lỗi là không.
Nếu bạn thêm một DC bù vào integrator,
việc này sẽ gây ra cho một giai đoạn tương đương chính xác lỗi trong PLL loop để sửa tiêm bù đắp, mà là những gì bạn yêu cầu.

 

[Danielye]

strabush, cảm ơn rất nhiều.
Tuy nhiên, làm thế nào để thêm điều chỉnh này DC bù vào integrator?

Không có lý tưởng intergrators, do đó, các giai đoạn ổn định lỗi không thể không có một thời gian dài.Tôi lẫn lộn mà làm thế nào để làm cho sản lượng tín hiệu synch để tham chiếu đầu vào (không pha lỗi).

Nếu các kỹ thuật số của bộ lọc được sử dụng cho vòng lặp bộ lọc, có thể lý tưởng intergrator triển khai thực hiện được?

 

[biff44]

Không confuse hai chủ đề.Bất cứ giai đoạn bị khóa với một vòng lặp trong vòng lặp integrator bộ lọc có khả năng không có lỗi trong giai đoạn, giai đoạn và bị khóa mà không có một vòng lặp trong vòng lặp integrator lọc là doomed vào một giai đoạn tĩnh lỗi, các magnitude là liên quan đến việc mở loop được.

Những gì bạn muốn thật sự là một somethng khác nhau.Một nơi nào đó trong hệ thống của bạn có một giai đoạn detector.Hãy để chúng tôi giả định rằng đó là một tiêu chuẩn "phí bơm" phong cách.Trong loại này, hiện nay: pulses đi, nếu là giai đoạn đầu, và - pulses hiện tại đi, nếu là giai đoạn laging (Tôi có thể có mà backwards).Mục đích là để bơm lên hay xuống điện áp trên một Capacitor với hay - hiện tại pulses.Nếu tại các chi phí bơm, bạn giới thiệu một thiên vị hiện tại, nói
100 microamps, sau đó giai đoạn vòng lặp sẽ bị khóa xiên của nó để cho một giai đoạn điều chỉnh -100 microamps của pulses hiện nay được sản xuất.Điều này sẽ tiếp tục indefinitely, và giai đoạn của bạn sẽ ngồi ở đó với một thân cây.Thật không may, sẽ có nhiều rộng pulses tới hiện tại ra khỏi giai đoạn detector, mà sẽ được chuyển thành RF Spurious sidetones của magnitude đáng kể ở điện áp kiểm soát oscillator.Nếu bạn có thể sống với những người RF spurs, bạn đã làm xong.Nếu không, bạn sẽ cần có một hệ thống phức tạp hơn ...

 

[Danielye]

Đây là một đặc biệt PLL.Có hai yếu tố đầu vào tham khảo với các giai đoạn khác nhau.

đầu tiên, các tín hiệu ouput nên synch vào một trong những tham chiếu đầu vào với số không ổn định giai đoạn erro.

Trong một số điều kiện, đồng bộ hoá các tài liệu tham khảo là mất, và PLL nên chuyển sang một tài liệu tham khảo.Điểm có ích là các giai đoạn của sản lượng tín hiệu phải giữ cùng một tài liệu tham khảo cho mất, trong khi tần số synchronizes thứ hai để tham khảo.

Để thực hiện hệ thống này, các giai đoạn khác nhau của hai tài liệu tham khảo sẽ được đo.Khi chuyển đổi các tài liệu tham khảo, các tổ chức này có thể PLL giai đoạn khác nhau.Đây là lý do tại sao tôi muốn có sự ổn định giai đoạn báo lỗi có thể được du dương.

Bạn có thể vui lòng cung cấp một số gợi ý kiến trúc của loại hình PLL.

 

[biff44]

Tôi không nghĩ rằng nó có thể được thực hiện.Nếu 2. Tham khảo (một là luôn luôn có) là không chính xác ở cùng một tần số như là lần đầu tiên tham chiếu (trong đó một trong những đi đi), bạn sẽ có một lỗi trong giai đoạn thay đổi ngày càng tăng với thời gian.Khi lần đầu tiên tham chiếu biến mất, các pll khóa có thể lên 2. Tham khảo, nhưng nó sẽ nhanh chóng đạt được bất kỳ giai đoạn khác nhau và tần số khác nhau imparted do 2. Tham khảo.Đơn giản chỉ cần thêm một giai đoạn bù đắp cho một khóa 2. Tham khảo sẽ không giúp đỡ bất cứ điều gì, ngoại trừ trong rất ngắn hạn (có lẽ hàng trăm mili giây).

Ngoài ra, chuyển các PLL từ lần đầu tiên tham chiếu vào thứ hai, tham khảo không phải là dễ dàng thực hiện mà không có tiềm năng để pulse slipping,
vv
Nếu tôi đã làm điều này, tôi xin thay vì có tham khảo 1. Lái PLL để khóa 2. Tham chiếu đến nó.Tôi muốn các khóa sau đó sản lượng VCO chỉ trong 2. Tham khảo.Khi tham khảo 1. Đi xa tôi sẽ vô hiệu hoá tính phí bơm của PLL và để tham khảo các tài liệu tham khảo miễn phí 2.-Chạy cho đến khi tham khảo 1. Trả lại.Bạn có thể cần phải có rất thấp rò rỉ op amp và polystyrene capacitors giữ điện áp (và tất nhiên là một tài liệu tham khảo rất dài PLL thời gian cố định), hay một số loại mẫu và giữ cho mạch.Không biết hệ thống của bạn yêu cầu, điều này có thể hoặc không được khả thi, nhưng nó sẽ được thử đầu tiên của tôi tại một giải pháp.4 phút sau khi được thêm vào:Ngoài ra, các loại chip pll mà bạn sử dụng là rất quan trọng.Tôi có, tiếc là, biết được rằng hầu hết các "fractional N" pll chiên rất unforgiving của bất kỳ loại gián đoạn, không có vấn đề Việt Nam như thế nào, các tham chiếu đồng hồ!Something goes haywire bên trong fractional một phần của chip đòi hỏi rất nhiều tài liệu tham khảo pulses đồng hồ để thiết lập, thường buộc một nhảy lớn trong VCO tần số như là "sự kiện" xảy ra.

 

[Danielye]

Tôi muốn sử dụng EPLD hay FPGA để thực hiện PLL.
Giai đoạn detector là một JK flipflop, và một tần số rất cao, đồng hồ được sử dụng để cập các pulse từ PD.Sau đó, các giai đoạn báo lỗi sẽ được lượng.

Các bộ lọc kỹ thuật số đã đạt được như là vòng lặp bộ lọc, và nó kết quả
của nguồn cấp dữ liệu cho DAC để kiểm soát VCXO.

Câu hỏi của tôi là làm thế nào để thiết kế kỹ thuật số của bộ lọc này để lấy các lỗi trong giai đoạn không ổn định?
Là một lý tưởng integrator chỉ là điều tôi đã phải làm gì?

 

[biff44]

Bạn đã không nói gì loại pha lỗi mà bạn đang cố gắng để loại bỏ (lỗi từ một bước perturbation giai đoạn, giai đoạn đường nối, doppler thay đổi tần số, vv).Giả sử các trường hợp đơn giản, muốn ổn định cho nhà nước giai đoạn lỗi không vào được một thời gian dài sau khi một bước chức năng perturbation: Chìa khóa để có một lý thuyết ổn định nhà nước giai đoạn báo lỗi là có ít nhất một trong sạch integrator trong vòng lặp bộ lọc.Tại đây bạn có một "loại 1" hệ thống (lý thuyết kiểm soát lingo), nơi mà nhà nước giai đoạn ổn định lỗi cho một bước đầu vào là không.Nhưng điều đó không phải là đơn giản.Bạn có một hệ thống kỹ thuật số mà các tính kiểm soát điện áp cần thiết (có một số nhỏ truncation lỗi), và các nguồn cấp dữ liệu đó vào một số DAC finite với một số lượng bit giải quyết.Inevitably chính xác điện áp VCO rằng các nhu cầu tại bất kỳ một thời gian sẽ được có sẵn một nơi nào đó giữa hai voltages mà là một trong những LSB ngoài.Vì vậy, những gì sẽ xảy ra đó là giai đoạn báo lỗi sẽ dần dần hình thành một sawtooth chức năng, nơi mà các giai đoạn là quá thấp và di chuyển lên một trong những DAC LSB, và các bộ lọc tương tự trong các VCXO ramps up the oscillator
của giai đoạn vs thời gian.Cuối cùng các giai đoạn của VCXO sẽ trở thành quá cao, và DAC sẽ được chuyển xuống một trong LSB, và các bộ lọc tương tự sẽ đoạn đường nối các giai đoạn xuống VCXO vs thời gian.Điều này sẽ xảy ra trên và hơn mãi mãi, cùng với bất kỳ tiếng ồn perturbations rằng pll đang làm là cố gắng để làm sạch lên.

Vì vậy, 95% trong giai đoạn báo lỗi có thể được làm sạch bằng cách sử dụng với ít nhất một trong các vòng lặp integrator bộ lọc (các integrator có thể được arithmetical, như lên / xuống đăng ký, vv).Khác, 5% sẽ được quantization lỗi.

Ở tần số cao hơn, có thể có một số cổng các biến thể của sự chậm trễ, trang điểm distances, vv, mà còn thêm nhỏ để ổn định tình trạng sai sót, ngay cả một loại một trong những hệ thống.