cách tính thời gian khóa của một PLL trong quá trình thiết kế

E

elec350

Guest
chào hỏi là có cách nào để tính toán thời gian khóa của một PLL trong quá trình thiết kế?
 
Theo như tôi biết, thời gian thiết lập có thể bị ảnh hưởng do thu được của PFD
 
Hi tôi đính kèm một giấy tờ đơn giản vs ví dụ để tính toán LPF và thời gian khóa khóa học, xin vui lòng xem xét. David
 
xin chào những gì về một PLL lai (sử dụng DDS)?
 
Thời gian khóa là dễ dàng để tính toán: Với độ chính xác tốt, nó chỉ đơn giản là: TL ≈ 2 * Pi / ωn (ωn = vòng lặp tần số tự nhiên) Nhưng nhận ra rằng thời gian khóa được định nghĩa với giả định rằng lock-in xảy ra trong vòng một nhịp -thời gian. Với các từ khác: chuyển tần số trong phạm vi khóa.
 
[Quote = elec350] xin chào là có cách nào để tính toán thời gian khóa của một PLL trong quá trình thiết kế: [/b] Nếu bạn biết băng thông của bộ lọc vòng, Đối với 100KHz ví dụ. Vì vậy, thời gian khóa sẽ được đóng cửa để 1/100K = 10us. Tuy nhiên, thời gian khóa sẽ bị ảnh hưởng bởi mức độ dc ban đầu.
 
chỉ là một số tài liệu tham khảo dành cho bạn! với LPF BW = 100K, không quá xấu giai đoạn biên, LOCKTIME có thể đạt được 60us. với LPF BW = 200K, không quá xấu giai đoạn biên, LOCKTIME có thể đạt được 40us.
 
[Quote = iaman] chỉ là một số tài liệu tham khảo dành cho bạn! với LPF BW = 100K, không quá xấu giai đoạn biên, LOCKTIME có thể đạt được 60us. với LPF BW = 200K, không quá xấu giai đoạn biên, LOCKTIME có thể đạt được 40us [/b] Tại sao? Đây là experence của bạn? Nhưng nó không phù hợp với lý thuyết!
 
[Quote = frankiebai] [quote = iaman] chỉ là một số tài liệu tham khảo cho bạn! với LPF BW = 100K, không quá xấu giai đoạn biên, LOCKTIME có thể đạt được 60us. với LPF BW = 200K, không quá xấu giai đoạn biên, LOCKTIME có thể đạt được 40us [/b] Tại sao? Đây là experence của bạn? Nhưng nó không phù hợp với lý thuyết [/b] thời gian khóa có thể được tính như sau: thời gian Khóa ≈ K / ωn, K có thể là khoảng từ 3 ~ 6 (ωn = vòng lặp tần số tự nhiên) BW LPF = 200K là freq góc 3dB, ωn có thể được nhận với BW3db/1.6. tính toán là không chính xác, nhưng tôi nghĩ rằng đó là một hướng dẫn để tối ưu hóa thiết kế.
 
Trong thời gian có nghĩa là tôi đã xác nhận bản thân mình rằng công thức như được đưa ra trong trả lời của tôi ngày 21 tháng năm 2008 lock-trong thời gian TL ≈ 2 * Pi / ωn là khuyến cáo của một số tác giả (Best, Gardner) bình thường loop đặc tính chống rung.
 

Welcome to EDABoard.com

Sponsor

Back
Top