Các khối HDL Cosimulation trong Simulink

[noura7]

hi làm thế nào tôi có thể cấu hình các các khối Cosimulation HDL trong Simulink kết nối với nhau? cảm ơn

 

[TrickyDicky]

Thats một câu hỏi rất rộng. Nếu bạn có 2 khối mô phỏng đồng, bạn cần phải chạy hai trường hợp của modelsim (do 2 giấy phép) Hoặc bạn có thể viết một wrapper HDL instantiated cả hai khối và kết nối bên trong HDL.

 

[noura7]

bạn có thể viết một wrapper HDL instantiated cả hai khối và kết nối bên trong HDL.

những gì đang có nghĩa là và làm thế nào?

 

[TrickyDicky]

bạn viết một tập tin wrapper trong VHDL hoặc Verilog, và hợp tác mô phỏng các wrapper.

 

[noura7]

bạn có nghĩa là "wrapper" một tập tin một tập tin!

 

[TrickyDicky]

bài viết của bạn làm cho không có ý nghĩa - bạn có thể đặt câu hỏi cụ thể hơn?

 

[noura7]

= file wrapper trên một tập tin

 

[TrickyDicky]

Bài viết của bạn làm cho không có ý nghĩa. Một tập tin wrapper chỉ là một tập tin HDL

 

[noura7]

xin lỗi cho điều đó. Tôi biết HDL tập tin đó là có nghĩa là VHDL hoặc tập tin VERILG. Đối với lần đầu tiên tôi nghe về "wrapper" từ đó là sự nhầm lẫn cho tôi

 

[TrickyDicky]

Một tập tin wrapper chỉ là một tập tin HDL kết thúc tốt đẹp xung quanh 1 hoặc nhiều thực thể, chủ yếu là vì lý do kết nối. Tất cả những gì bạn cần làm là khởi tạo entites và kết nối chúng lại với nhau

 

[noura7]

xin vui lòng bạn có thể cho tôi một ví dụ (v or.vhd.) tập tin

 

[TrickyDicky]

Nếu bạn không hiểu VHDL hoặc làm thế nào để khởi tạo các thành phần, tôi đề nghị bạn google một hướng dẫn VHDL.

 

[noura7]

không có tôi có thể mô tả một thành phần với ngôn ngữ VHDL hoặc Verilog, nhưng tôi có ví dụ 4 thành phần làm thế nào tôi có thể khởi tạo và kết nối chúng lại với nhau. Bạn có thể xin vui lòng cho một ví dụ tập tin để làm theo mà nhờ!

 

[TrickyDicky]

sử dụng tín hiệu để kết nối các cổng: [cú pháp VHDL] thực thể ent1 là cổng (a: trong std_logic; b: ra std_logic), kết thúc thực thể ent1, kiến ​​trúc struct của ent1 là tín hiệu x: std_logic; thành phần ent2 là cổng (a: trong std_logic; b: ra std_logic), thành phần cuối ent2; thành phần ent3 là cổng (a: trong std_logic; b: ra std_logic), kết thúc thành phần ent3, bắt đầu u1: ent2 cổng bản đồ (a => a, b => x); u2: ent3 cổng bản đồ (a => x, b => b), kết thúc kiến ​​trúc struct [/ cú pháp]