S
spriteice
Guest
Hi All,
Hiện nay tôi đang làm với một dự án mà dùng 5 Virtex 2 FPGAs (A, B, C, D, E).FPGA E được dữ liệu từ máy PC qua PCI-xe buýt và phân phối các dữ liệu như nhau cho 5 FPGAs.Trong mỗi FPGA có 10 đơn vị chế biến cho các dữ liệu đến.
Kể từ 5 FPGAs được thực hiện chức năng logic như nhau (FPFA E mang một trong những nhiệm vụ khác --- giao tiếp với máy PC bằng cách sử dụng PCI-bus).Họ chia sẻ mã nguồn VHDL cùng một thời gian và khó khăn như nhau.Sự khác biệt duy nhất trong số đó là chuyển nhượng Pin.
Nhưng, đáng ngạc nhiên, các Pin Assignments khác nhau tạo ra những vấn đề lớn đối với tôi.
Những hạn chế đồng hồ thời gian đã được thiết lập để 144Mhz (4 * 36Mhz, các oscillator onboard) ban đầu.Sau khi kết thúc P & R, FPGA E đáp ứng yêu cầu này 144Mhz nhưng tất cả 4 FPGAs khác thất bại.Nó là hơi ngạc nhiên vì FPGA E chứa logic hơn và sử dụng lát nhiều hơn 4 FPGAs khác.
Vì vậy, tôi giảm bớt thời kỳ đồng hồ đến 108MHz và làm lại P & R cho A, B, C, D.Thời gian này FPGA B & E được thông qua.Nhưng A & C vẫn không thành công.Tôi đã phải giảm 2 Chế biến Đơn vị cho A & C để làm cho họ chạy ở 108MHz.
Tôi khá mới để FPGA và không có ý tưởng rằng tại sao tôi nhận được kết quả như vậy lạ.Xin hãy giúp tôi và thả tôi một số lời khuyên để giải quyết vấn đề này.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Cảm ơn rất nhiều.
Hiện nay tôi đang làm với một dự án mà dùng 5 Virtex 2 FPGAs (A, B, C, D, E).FPGA E được dữ liệu từ máy PC qua PCI-xe buýt và phân phối các dữ liệu như nhau cho 5 FPGAs.Trong mỗi FPGA có 10 đơn vị chế biến cho các dữ liệu đến.
Kể từ 5 FPGAs được thực hiện chức năng logic như nhau (FPFA E mang một trong những nhiệm vụ khác --- giao tiếp với máy PC bằng cách sử dụng PCI-bus).Họ chia sẻ mã nguồn VHDL cùng một thời gian và khó khăn như nhau.Sự khác biệt duy nhất trong số đó là chuyển nhượng Pin.
Nhưng, đáng ngạc nhiên, các Pin Assignments khác nhau tạo ra những vấn đề lớn đối với tôi.
Những hạn chế đồng hồ thời gian đã được thiết lập để 144Mhz (4 * 36Mhz, các oscillator onboard) ban đầu.Sau khi kết thúc P & R, FPGA E đáp ứng yêu cầu này 144Mhz nhưng tất cả 4 FPGAs khác thất bại.Nó là hơi ngạc nhiên vì FPGA E chứa logic hơn và sử dụng lát nhiều hơn 4 FPGAs khác.
Vì vậy, tôi giảm bớt thời kỳ đồng hồ đến 108MHz và làm lại P & R cho A, B, C, D.Thời gian này FPGA B & E được thông qua.Nhưng A & C vẫn không thành công.Tôi đã phải giảm 2 Chế biến Đơn vị cho A & C để làm cho họ chạy ở 108MHz.
Tôi khá mới để FPGA và không có ý tưởng rằng tại sao tôi nhận được kết quả như vậy lạ.Xin hãy giúp tôi và thả tôi một số lời khuyên để giải quyết vấn đề này.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Cảm ơn rất nhiều.