break vòng lặp phản hồi combinational.

[xiongdh]

Tôi cần phải phá vỡ vòng lặp phản hồi combinational ở tất cả các điều kiện?Làm thế nào tôi có thể phá vỡ loop.What phản hồi kết hợp làm set_disable_timing lệnh làm cho ciucuit combinational trong DA?

cảm ơn!

 

[Al Farouk]

phản hồi combinational cần tránh trừ là bạn dự định xây dựng một oscillator nhẫn vì nó sẽ gây ra một trong hai điều
1 - nó sẽ ăn sam logic: trong trường hợp này, nó sẽ không có gì thêm
2 - nó sẽ ăn logic oposit: nút sẽ dao động từ khoảng thời gian bằng gấp đôi chậm trễ đường dẫn (osiclator vòng nghĩa là sẽ được xây dựng).

bạn có thể phá vỡ nó, hoặc bởi
1 - xây dựng một hệ thống tốc độ bằng cách đặt một dff trong đường dẫn thông tin phản hồi đó nạp giá trị trên một cạnh ckock.
2 - thực hiện một phản hồi gated nhưng bạn bởi sự chú ý cho thời gian tín hiệu gating đối với hệ thống chức năng

kính trọng

 

[FNK]

Làm thế nào là những vòng combinatinol nhận được tổng hợp tại địa điểm đầu tiên.Điều gì đang xây dựng để tránh ...

 

[xiongdh]

"" "2 - thực hiện một phản hồi gated nhưng bạn bởi sự chú ý cho thời gian tín hiệu gating đối với các chức năng hệ thống" "."Nhưng phản hồi gated có thể không được công nhận bởi DC, hiện vẫn còn cáo rằng "Cảnh báo: Vô hiệu hoá thời gian hồ quang giữa H01 pins '' và 'N01' vào ô 'sbox/U524' để phá vỡ một vòng thời gian"

Làm thế nào tôi có thể đối phó với điều này?và vòng lặp thời gian làm điều này ảnh hưởng đến kết quả biên dịch như con đường thời gian tính toán?

 

[Al Farouk]

trước hết bạn nên cố gắng tránh viết mã rằng generte các thông tin phản hồi combinational, nếu nó được essaintial để thiết kế của bạn, bạn bắt đầu tìm kiếm một giải pháp cho nó.Tôi không sử dụng DC.nhưng nếu có thể, bạn có thể đăng bài mã ur và giải thích ý tưởng mục tiêu để chúng tôi có thể giúp đỡ.

kính trọng

 

[VSOP]

Mmm ...., i am không chắc chắn tôi là đúng hay không.Giải quyết vấn đề vòng lặp combinational là không cần thiết nếu sử dụng véc tơ-mô phỏng theo, nhưng nó đã được giải quyết tốt hơn nếu chấp nhận hoặc STA hay DfL trong dòng chảy của bạn.Khi sử dụng lệnh thời gian vô hiệu hoá để phá vỡ vòng thời gian, tôi không bao giờ làm cho nó thành công qua quá trình tổng hợp toàn bộ.Khi thiết kế được thay đổi bởi DC, có vẻ như các thiết bị mất.u có tốt hơn gọi sự hỗ trợ từ đồng nghĩa với (ở) psys, u có thể chia sẻ với chúng tôi một khi bạn nhận được các giải pháp.

 

[Al Farouk]

Điều gì về sự tiến bộ với bạn về vấn đề mà dehuixiong
kính trọng

 

[xiongdh]

Xin cảm ơn tất cả.
Tôi đúng vấn đề này bằng cách chỉ thực hiện một bản sao của mạch combinational và phá vỡ vòng từ Verilog mã.
Tôi tìm thấy DC tính con đường thời gian của một vòng lặp circuilt combinational nhiều hơn một lần.Tôi muốn gọi sự giúp đỡ từ synopsys.But giúp đỡ của họ không phải là miễn phí.
Có thể được set_false_path lệnh có thể có ích nhưng tôi không biết làm thế nào để làm gì với nó.