L
lhlbluesky
Guest
như chúng ta biết, bandgap mạch có hai điểm hoạt động ổn định, do đó, bắt đầu một mạch lên là cần thiết, nhưng tôi thấy rằng khi tôi bắt đầu vô hiệu hoá của tôi lên mạch, và làm cho VDD một điện áp cố định dc, cho 1.8V ví dụ cho quá trình 0.18mm SMIC, các vref đầu ra vẫn còn có thể bắt đầu lên
sau một thời gian dài hơn khoảng 200ms; trong khi tôi kích hoạt mạch của tôi, khi bắt đầu lên thời gian chỉ là 3ms hay như vậy; i đoán trước đây xuất hiện bởi vì có Nonzero rò rỉ hiện nay ở tĩnh mạch, do đó, thậm chí nếu không có khởi động mạch, nó cũng có thể bắt đầu lên sau một thời gian đủ dài, là đúng nếu không đúng, trường hợp chính xác là những gì??
các câu hỏi khác, có người nói mạch bandgap cần có một điểm "chết", đó là điểm tĩnh điều hành ổn định mà không xuất hiện để khởi động mạch, i gắn nodeset cho transistor NMOS thiên vị (cửa khẩu = 0) và bán dẫn thiên vị pmos (cửa khẩu = VDD) để nhận ra những điểm "chết" khi tôi làm mô phỏng của tôi, là quyền đó?nếu không, làm thế nào để thiết kế các điểm "chết" chính xác?
pls cho tôi một số lời khuyên chi tiết, cảm ơn tất cả.
sau một thời gian dài hơn khoảng 200ms; trong khi tôi kích hoạt mạch của tôi, khi bắt đầu lên thời gian chỉ là 3ms hay như vậy; i đoán trước đây xuất hiện bởi vì có Nonzero rò rỉ hiện nay ở tĩnh mạch, do đó, thậm chí nếu không có khởi động mạch, nó cũng có thể bắt đầu lên sau một thời gian đủ dài, là đúng nếu không đúng, trường hợp chính xác là những gì??
các câu hỏi khác, có người nói mạch bandgap cần có một điểm "chết", đó là điểm tĩnh điều hành ổn định mà không xuất hiện để khởi động mạch, i gắn nodeset cho transistor NMOS thiên vị (cửa khẩu = 0) và bán dẫn thiên vị pmos (cửa khẩu = VDD) để nhận ra những điểm "chết" khi tôi làm mô phỏng của tôi, là quyền đó?nếu không, làm thế nào để thiết kế các điểm "chết" chính xác?
pls cho tôi một số lời khuyên chi tiết, cảm ơn tất cả.