bọc tâm trí của bạn xung quanh một trong những điều này ..

[jelydonut]

Tôi cố gắng để thực hiện một asyncronous cạnh đó phát hiện lập một reg cho đến khi negedge của một tín hiệu khác nhau xóa mà reg.Không có đồng hồ.Tôi đã làm việc tại đó cho 8 giờ bây giờ ..tốt nhất tôi đã nhận được phát hiện cạnh, nhưng một cạnh thứ hai giết hủy bỏ nhau ra nếu không được phát hiện reg xóa đầu tiên ..không ai có bất cứ ý tưởng?Perferably trong Verilog ..

jelydonut

 

[mayyan]

hy vọng điều này sẽ giúp (bằng cách, trong Verilog x-> 1 hoặc x-> 0 là một cạnh).

module EX1 (in, reset_b, trên);
đầu vào trong, reset_b;
đầu ra ngoài;
reg ra;
luôn luôn @ (trong hoặc reset_b negedge)
nếu (reset_b)! ra <= 1'b0;
else out <= ~ ra;

endmodulemodule testbench;
reg in1, RESET;
Dây OUT;
ban đầu
$ màn hình ($ thời gian, "OUT =% b, in1 =% b, RESET =% b", OUT, in1, RESET);
ban đầu
bắt đầu

RESET = 1'b0; / / đặt lại, giá trị ban đầu
# 10 in1 = 1'b0; RESET = 1'b1;
# 10 in1 = 1'b1;
# 5 RESET = 1'b1;
# 10 RESET = 1'b0; in1 = 1'b0;
# 10 RESET = 1'b1; in1 = 1'b1;

cuối

EX1 ex11 (in1, RESET, OUT);

endmodule

 

[jelydonut]

Thanks, nhưng điều đó sẽ không làm việc ..atleast không phải là i worded nó ..

nó có thể được thực hiện nói ..trên negedge của đọc để lưu trữ tạm thời của nhà nước hiện nay vào một .. regsau đó làm một ^ trong một chỉ định để phát hiện các thay đổi.Với một tuyên bố luôn để đặt bit ..nhưng sau đó đến vấn đề này lên ..nếu đồng bằng những gì xảy ra trong thời gian lưu trữ của nhà nước hiện tại cho compairson trong chuyển nhượng?Bạn có thể bỏ lỡ rằng đồng bằng tất cả cùng nhau ..vì vậy sau đó bạn có thể nói ..ok ..Tôi sẽ lưu nó vào một reg khác nhau trên posedge và cố gắng sử dụng đó như là một compairson để negedge để kiểm tra xem một quá trình chuyển đổi xảy ra trong thời gian đọc ..Điều tiếp theo bạn biết bạn đã không làm việc mã ..hoặc mã mà các công trình, nhưng sẽ không tổng hợp ..Nếu tôi có thể garrentee rằng đồng hồ sẽ là một tần số tối thiểu luôn luôn sau đó tôi có thể chỉ cần đồng bộ hóa đầu vào đồng hồ và tất cả sẽ được cố định ..

jelydonut

 

[Al Farouk]

Pls đăng mã thử nghiệm của bạn để tránh đi theo cùng một cách mà bạn đã làm.Tôi hop nó là trong VHDL để giúp