Bất kỳ hạn chế khác trong VHDL tổng hợp

[Prasanna Kumar]

Có bất kỳ hạn chế khác trong VHDL mà áp dụng cho tổng hợp

sau khi khoản bỏ qua.
hạn chế về giá trị khởi
hạn chế về câu chờ
hạn chế về trình điều khiển ngày một nhiều tín hiệu

 

[nand_gates]

Vector phạm vi lựa chọn có thể có nghĩa là constatnt

a <= b (k dwonto 0);

Nếu K là biến những tuyên bố trên là không synthesizable!

Để biết thêm thông tin xem J. Bhaskar 's sách VHDL mồi

 

[btobey]

Actel có một PDF được gọi là "Actel HDL Coding" với một phần tốt về công nghệ mã hóa phong cách độc lập.Nó cho cả VHDL và Verilog ví dụ.

http://www.actel.com/documents/hdlcode.pdf

Một cuốn sách tuyệt vời là Andrew Rushton của VHDL cho Logic Synthesis

 

[Kulprashant]

chào,
trong khi vòng lặp không phải là synthesisable.
thuộc tính không synthesisable.

là liên quan,
kul

 

[omara007]

Kulprashant đã viết:

chào,

trong khi vòng lặp không phải là synthesisable.

thuộc tính không synthesisable.là liên quan,

kul

 

[dBUGGER]

Hi omara007,
Tôi nghĩ rằng prashant là nói về việc tổng hợp các thuộc tính như RLOC vv Những người không có thể được tổng hợp ..

Lời chúc mừng tốt đẹp nhất,

 

[barkha]

tốt liên kết --
http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf
http://www.sunburst-design.com/papers/CummingsSNUG1998SJ_FSM.pdf

 

[omara007]

Tôi đã tổng hợp một mảnh .. mã VHDLvà previousely Tôi không có ý tưởng rằng có một số hạn chế để tổng hợp các nhà điều hành VHDL (mod) ..và tôi đã có dòng mã này trong tập tin của tôi: x mod 40 ..và tôi nhận rằng lỗi từ trình biên dịch thiết kế nói rằng MOD không phải là synthesizable nếu các nhà điều hành bên tay phải không thể được viết như một sức mạnh của 2!!..như 2 ^ n ..

vì vậy, giải pháp tốt nhất cho điều này từ guys openion ur là những gì?