Bảo vệ Verilog

[kunjalan]

Hi,
Xin vui lòng sử dụng Verilog-XL hoặc NC-Verilog.Bạn có thể mã hóa mã nguồn của bạn.
Xin vui lòng sử dụng 'bảo vệ và' tùy chọn để mở khóa mã nguồn của bạn.
Bạn có thể mã hóa mã nguồn của bạn từ dòng bắt đầu để kết thúc dòng mà bạn muốn bảo vệ.
Nhưng một khi bạn đã được bảo vệ mã nguồn của bạn, bạn không thể giải mã code của bạn.Bạn có thể olny mô phỏng nó.Vì vậy, ban đầu code nên được lưu một thư mục tiết kiệm.

 

[allegro]

Vì vậy, nó không có ý nghĩa.

 

[kittykat77]

Có, nó có ý nghĩa.Người ta cho rằng bạn là một nhà cung cấp IP và bạn cho rằng bạn có một mã Verilog mà hiện một chức năng cụ thể.Thay vì gửi đến các khách hàng tiềm năng có thể đọc được một RTL code - các nhà cung cấp chỉ đơn giản là mã hóa nó và để cho các khách hàng xác minh thông qua mô phỏng.
Nếu khách hàng có hài lòng với kết quả mô phỏng - sau đó có thể anh / cô ấy sau đó sẽ muốn mua các mã synthsizable.

mã hóa là phụ thuộc vào giả lập - có nghĩa là nếu nó được mã hóa bằng Verilog-xl, sau đó người nhận mã được mã hóa cũng phải có Verilog-xl để mô phỏng nó với.

Altera meg (at) lõi là một phương pháp khác mà cho phép các Altera để cho phép khách hàng tiềm năng của nó xác minh tính hợp lệ của lõi IP của nó bằng cách sử dụng thêm một quy trình mã hóa.

 

[bigrice]

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Sad" border="0" />bất cứ ai có thể giải mã các mã bảo vệ?

 

[niko_zhang]

làm thế nào modelsim mô phỏng với các tập tin này