F
felicia
Guest
Hi All,
Chúng tôi đang tìm kiếm IC backend Enginners.Những công việc sẽ được dựa trên tại Singapore.
Dưới đây là mô tả công việc.
Nếu bạn quan tâm, xin vui lòng gửi của bạn được cập nhật để khôi felicia (ở) uniconnect.com.sg.Appreciate it.
Mô tả công việc:
Để chuẩn bị Soc net-Soc hàng đầu cho danh sách cấp RTL cho encompassing bố trí tổng hợp,
Thiết kế Để chèn thử nghiệm, kiểm tra và xác minh chính thức Thời gian tĩnh Phân tích (sta) thời gian closure.
Trách nhiệm:
Chuyên viên trong thiết kế cho các thử nghiệm (DFT) để đảm bảo toàn bộ cấp cao có thể được triển khai thực hiện với 99% phạm vi bảo hiểm bao gồm cả kỹ thuật số và tương tự bằng cách sử dụng phần quét chèn, nén và tạo ra, ở tốc độ thử nghiệm, và tất cả các loại BIST chèn thử nghiệm.
Chuyên viên điện thấp Synthesis, sta / closure thời gian và năng lượng thấp tương đương kiểm tra trong soc.
Làm việc với vật chất cho các kỹ sư thiết kế của tapeout IC.
Yêu cầu:
Master's / Cử nhân trong Điện / Điện tử Kỹ thuật ứng dụng với trọng tâm trong thiết kế IC.
Tối thiểu 3 năm kinh nghiệm.
Chuyên viên những kiến thức về VHDL / Verilog và các công cụ CAD (Cadence và / hoặc Synopsys).Low Power Soc phân tích lưu lượng điện sử dụng định dạng thông thường.
Kinh nghiệm trong Soc với hàng triệu cổng CMOS với quá trình từ 90 xuống đến 45 và 32nm sẽ có thêm một lợi thế.
Kinh nghiệm qua cuộc sống trong chu kỳ từ IC thai, thiết kế, xác minh, tapeout silic và xác nhận.
Có thể làm việc trong một nhóm với một thế mạnh nổi trội để lái xe.
Có thể làm việc độc lập trên một bài tập và làm việc hết mình để hoàn thành đúng thời điểm.
Giải bằng văn bản và có kỹ năng giao tiếp.
Chúng tôi đang tìm kiếm IC backend Enginners.Những công việc sẽ được dựa trên tại Singapore.
Dưới đây là mô tả công việc.
Nếu bạn quan tâm, xin vui lòng gửi của bạn được cập nhật để khôi felicia (ở) uniconnect.com.sg.Appreciate it.
Mô tả công việc:
Để chuẩn bị Soc net-Soc hàng đầu cho danh sách cấp RTL cho encompassing bố trí tổng hợp,
Thiết kế Để chèn thử nghiệm, kiểm tra và xác minh chính thức Thời gian tĩnh Phân tích (sta) thời gian closure.
Trách nhiệm:
Chuyên viên trong thiết kế cho các thử nghiệm (DFT) để đảm bảo toàn bộ cấp cao có thể được triển khai thực hiện với 99% phạm vi bảo hiểm bao gồm cả kỹ thuật số và tương tự bằng cách sử dụng phần quét chèn, nén và tạo ra, ở tốc độ thử nghiệm, và tất cả các loại BIST chèn thử nghiệm.
Chuyên viên điện thấp Synthesis, sta / closure thời gian và năng lượng thấp tương đương kiểm tra trong soc.
Làm việc với vật chất cho các kỹ sư thiết kế của tapeout IC.
Yêu cầu:
Master's / Cử nhân trong Điện / Điện tử Kỹ thuật ứng dụng với trọng tâm trong thiết kế IC.
Tối thiểu 3 năm kinh nghiệm.
Chuyên viên những kiến thức về VHDL / Verilog và các công cụ CAD (Cadence và / hoặc Synopsys).Low Power Soc phân tích lưu lượng điện sử dụng định dạng thông thường.
Kinh nghiệm trong Soc với hàng triệu cổng CMOS với quá trình từ 90 xuống đến 45 và 32nm sẽ có thêm một lợi thế.
Kinh nghiệm qua cuộc sống trong chu kỳ từ IC thai, thiết kế, xác minh, tapeout silic và xác nhận.
Có thể làm việc trong một nhóm với một thế mạnh nổi trội để lái xe.
Có thể làm việc độc lập trên một bài tập và làm việc hết mình để hoàn thành đúng thời điểm.
Giải bằng văn bản và có kỹ năng giao tiếp.