Mourinho25071987
New member
Bác nào biết về môn VHDL giúp em với...
Tình hình là ông Thầy cho đề kiểm tra như sau mà em yếu môn này quá , mong các bác giúp đở
Bài tập:
Những dòng lệnh nào sau đây là hợp lệ, giải thích:
1. signal A_BUS : bit_vector (3 downto 0) ; với BYTE <= (OTHERS => '1') ;
2. signal Z_BUS : bit_vector (3 downto 0) ; với Z_BUS <= A_BIT & B_BIT ;
3. signal A_BIT , B_BIT , C_BIT , D_BIT : bit ; với A_BUS <= ( '1' , B_BIT , '0' , D_BIT ) ;
4. signal BYTE : bit_vector (7 downto 0) ; với A_BUS (0 to 1) <= ( OTHERS => '0') ;
Cảm ơn các bác nhiều !!
Tình hình là ông Thầy cho đề kiểm tra như sau mà em yếu môn này quá , mong các bác giúp đở
Bài tập:
Những dòng lệnh nào sau đây là hợp lệ, giải thích:
1. signal A_BUS : bit_vector (3 downto 0) ; với BYTE <= (OTHERS => '1') ;
2. signal Z_BUS : bit_vector (3 downto 0) ; với Z_BUS <= A_BIT & B_BIT ;
3. signal A_BIT , B_BIT , C_BIT , D_BIT : bit ; với A_BUS <= ( '1' , B_BIT , '0' , D_BIT ) ;
4. signal BYTE : bit_vector (7 downto 0) ; với A_BUS (0 to 1) <= ( OTHERS => '0') ;
Cảm ơn các bác nhiều !!