bài mô phỏng tổng hợp

[lhsj81]

Hi All,

Ai đó có thể conirm tôi như thế nào để bao gồm các tập tin thư viện công nghệ và UDP cần thiết để một netlist Verilog tổng hợp, do đó tôi có thể chạy mô phỏng bằng cách sử dụng ncsim?Tôi chỉ muốn xác minh các chức năng của các netlist, do đó, không có SDF việc xây dựng thực hiện với thời gian kiểm tra vô hiệu hoá.

Cho đến nay tôi bao gồm các thư viện bằng cách sử dụng `bao gồm các chỉ thị (trong netlist.v), điều này là đúng?Hoặc tôi vụ phải được sử dụng `uselib?

Khi tôi bao gồm `uselib chỉ thị, trình biên dịch ném một lỗi nói rằng thư viện mà tôi đã cung cấp không thể được dịch ra tiếng lib = <lib> (tôi đang sử dụng nclaunch / ncvlog / ncvhdl và RTL_compiler).

Cảm ơn,

 

[no_mad]

chào,

Bạn cần phải lựa chọn này:
-y <directory> libext v -.> Chỉ định một thư mục lib sẽ được sử dụng
-v <filename> -> Chỉ định một tập tin lib sẽ được sử dụng

Trên x-thuật ngữ của bạn, ncverilog> type-giúp đỡ.
Bạn sẽ thấy tất cả các tùy chọn hỗ trợ gạch ngang.

Hy vọng nó giúp.

 

[lhsj81]

Cảm ơn bạn rất nhiều vì trả lời,

Tôi đã thật sự tự hỏi liệu này có thể được dùng với một băng ghế thử nghiệm VHDL.

ncverilog dường như mất trong testbench Verilog (hoặc đầu trang thiết kế đơn vị) kể từ ncverilog chỉ cần gọi cả ba chức năng, ncvlog, ncelab, ncsim tại một đi.Xin vui lòng sửa tôi nếu i am sai.

Tôi đã tự hỏi nếu tôi làm điều này trong nclaunch, trong chế độ bước đa.Khi nào và nơi tôi nên bao gồm các công nghệ và các tập tin lib udp?

Thanks again!

 

[no_mad]

hi lhsj81,

Trung thực, tôi không quen thuộc với nhiều bước nclaunch chế độ.Vì vậy, xin lỗi I cant giúp bạn rất nhiều.

Có lẽ, một người nào khác có thể chia sẻ kinh nghiệm của họ với chúng tôi.Cảm ơn.

 

[lhsj81]

Chào,

Tôi theo sau những gì bạn đã đề nghị tôi trong thư trả lời trước, được sử dụng lệnh ncverilog.

Tôi có thể sử dụng ngay các ncverilog trong nclaunch dấu nhắc lệnh để nhập Verilog netlist cùng với công nghệ cao và libs UDPs vào worklib và ncshell được sử dụng để tạo ra việc kê khai thành phần của tập tin trong Verilog VHDL.

Sau đó tôi kiểm tra cds.lib, và tôi có thể thấy rằng các libs công nghệ thích hợp đã được nhập đúng.Sau đó tôi biên soạn các testbenches VHDL, mà không có bất kỳ lỗi nào, Nhưng bây giờ tôi đi qua vấn đề khác (mà tôi đã làm bài một cách khác nhau ngày hôm qua )....

Khi tôi bây giờ xây dựng các thiết kế, với thời gian kiểm tra khuyết tật, và khi tôi chạy mô phỏng, các tín hiệu sau đây được thu được:
1) khi đặt lại là thấp, tất cả các kết quả đầu ra được khởi động đúng
2) khi đặt lại là rất cao, sau 3 chu kỳ của đồng hồ đầu vào, tất cả các kết quả đầu ra trở thành 'x' (không quan tâm) nhà nước

Thực ra, nếu tất cả các kết quả đầu ra là 'x' ...thậm chí không chắc chắn nơi tôi nên bắt đầu gỡ lỗi ... có bất cứ ai bởi bất kỳ cơ hội biết những gì tôi có thể làm sai?

Cảm ơn,