Asyn Set / Reset

[satiah]

Hi ..

Tôi muốn biết nếu có bất kỳ cách nào để chuyển đổi không đồng bộ Set / Reset trong FF để đồng bộ.Không mã HDL.Asyn bộ / Reset FF Các Hard ware.

Tôi có một cách đăng ký Đặt / Đặt lại tín hiệu Có cách nào khác ...

Cảm ơn

 

[jjww110]

làm tế bào u sử dụng tiêu chuẩn?hoặc vẽ sơ đồ của mình?nếu u tế bào sử dụng tiêu chuẩn, bạn có thể thay thế các tế bào

 

[satiah]

Hi ..

một schmatic của nó.Thêm vào sau khi 3 phút:cho rõ ràng hơn ..

các asyn FF alredy Preset trong FPGA.nếu tôi sử dụng khác FF để đồng bộ hóa thiết lập của tôi / đặt lại tín hiệu chất thải của các nguồn tài nguyên của tôi như vậy i am lookig cho phần cứng hoàn toàn opimized cho đồng bộ hóa tín hiệu của tôi ..

 

[Salma ali bakr]

u có thể có hai liên tiếp flip flops
với một trong những thiết lập lại kết nối với cả hai resets của họ
và một đồng hồ để cả hai đồng hồ của họ
và đầu ra từ các flop lật lần thứ hai sẽ là một thiết lập lại đồng bộ

 

[laglead]

Sự thay đổi là tốn kém.

 

[satiah]

Hi Salma ..

những gì tôi hiểu nếu tôi không trả lời sai từ ur là ..
FF của nó kết nối lại cho trở lại (như mạch đồng bộ kép được sử dụng để tránh metastability) và có thiết lập lại cùng một sản lượng và đồng hồ là đặt lại đồng bộ.hãy giải thích cho tôi cách này đồng bộ hóa các thiết lập lại ...

 

[Shurik]

Đây là một mô tả asynchronize đặt / thiết lập lại trên Verilog (dff)

luôn luôn @ Set posedge (hoặc Reset posedge hoặc CLK posedge)
nếu (Đặt lại)
Q = 0;
if (Set)
Q = 1;
khác
Q = D

Đây là một mô tả đồng bộ hóa đặt / thiết lập lại trên Verilog (dff)

luôn luôn @ (posedge CLK)
nếu (Đặt lại)
Q = 0;
if (Set)
Q = 1;
khác
Q = D