ASIC mô phỏng vs FPGA

[no_mad]

Hi, tôi đã lập luận này với đồng nghiệp của tôi. Lập luận là nếu bất kỳ thiết kế đã được xác nhận trên FPGA hội đồng quản trị, nó phải xác minh một lần nữa vào công cụ mô phỏng ASIC với file SDF. Điều này là để xác nhận việc thiết kế sẽ làm việc mà không có bất kỳ lỗi hoặc trục trặc khi băng ra sau đó. Theo các đồng nghiệp của tôi, nếu thiết kế là làm việc trên FPGA board. Vì vậy, nó chắc chắn sẽ làm việc trên ASIC. Nhưng lập luận của tôi là những gì về sự chậm trễ và trục trặc. Kể từ khi, hai (ASIC FPGA n) có một kiến trúc khác nhau. Như chúng ta đều biết, FPGA là một PLA và ASIC là cửa khẩu. Tôi hiểu rằng FPGA là một cách tốt để xác minh và xác nhận thuật toán của bạn. Hãy chia sẻ ý kiến của bạn, đánh giá cao. Cảm ơn trước,-no_mad

 

[stevepre]

Chủ yếu là đồng nghiệp của bạn là đúng, nhưng tất nhiên, bạn cần chắc chắn rằng các hạn chế thời gian phải được tốt và verfied. Ổn định và sự chậm trễ? Delay có thể được bắt gặp trong phân tích thời gian (STA). Ổn? Ổn ở khắp nơi trong mỗi thiết kế. Và có những trục trặc trong cả hai FPGA và ASIC. Nhưng miễn là nó đồng bộ thiết kế và đáp ứng thời gian, nó sẽ làm việc.

 

[ami]

Hi, gần đây chip dán-ra của tôi là xác nhận cả hai bởi FPGA Ban & mô phỏng (rtl & mức độ cổng), và đây là một số kinh nghiệm của tôi: 1. bằng cách kiểm tra mã của bạn trên FPGA hội đồng quản trị, bạn có thể chắc chắn rằng chức năng chip của bạn tốt. Có một số tính năng đòi hỏi một thời gian rất lâu để được kiểm tra bằng cách mô phỏng RTL, và FPGA là sự lựa chọn duy nhất. 2. ngoại trừ bằng cách sử dụng FPGA - trực tiếp -> ASIC tecnology, xác minh các cổng / thời gian với tập tin SDF là một PHẢI. Vấn đề ở đây không phải là chức năng nhưng thời gian này. 3. Tôi cảm thấy, bất kỳ mã kiểm tra cẩn thận bằng cách mô phỏng RTL ---> chạy tốt trong FPGA board + + + SDF thời gian kiểm tra OK ---> ASIC chip sẽ hoạt động OK. rgrds,

 

[bajahaya]

Hi, là không cần thiết mà một con chip funtionaly nên làm việc tốt trong ASIC nếu nó được chứng minh trong thiết kế FPGA. Lý do: FPGA định tuyến ràng buộc điều khiển định tuyến, Nó có nghĩa là nó có cấu trúc của nó đã được và chỉ có chúng ta ngắn mạch liên kết nối để làm cho mỗi CLB phải được kết nối. Ngược ASIC có một cấu trúc liên kết định tuyến differnt. Lập bản đồ FPGA được thực hiện cho architecuture tương ứng và nó có thể sử dụng diện tích hơn do đó sự chậm trễ hơn nữa, ASIC lần lượt có thể có diện tích nhỏ và sự chậm trễ ít hơn vì vậy dữ liệu đến có thể là sớm quá. Trong ASIC chúng tôi đã kiểm soát tốt về các yêu cầu thời gian và công cụ có sẵn ngày hôm nay là khá thông minh trong opmitization, mà là đang có trong FPGA.So chúng tôi có thể đảm bảo nếu một thiết kế đã được chứng minh trong FPGA sẽ làm việc như nhau trong ASIC. Chúng ta nên luôn luôn đi trong dòng chảy thiết kế cho STA và khai thác Paristic dây biết thực Dealy và cũng để đảm bảo logic / chức năng xác minh. Kính trọng, ALI

 

[SkyHigh]

no_mad, FPGA là một loại vải tạo mẫu nhanh. Bạn sử dụng nó để xác minh rằng CHỨC NĂNG của thiết kế RTL của bạn hoạt động. Nguyên tắc nhỏ: Luôn luôn chính xác điều gì đó ở phía trên trước khi bạn đi xuống phía dưới. Từ điểm ASIC xem, bạn phải vượt qua STA sau khi hậu tổng hợp trước khi bạn tiến hành floorplan. Kinh nghiệm: Bạn có thể vượt qua sau khi tổng hợp STA-bài, nhưng bạn có thể không vượt qua bài bố trí mô phỏng với SDF. Sự khác biệt là gì: ASIC thiết kế là một nghệ thuật. FPGA thiết kế là một món đồ chơi. Nếu bạn có thể làm ASIC, FPGA bạn có thể làm. Nhưng không phải ngược lại.