Altera toàn cầu bộ phận đồng hồ

[bbgil]

Tôi đang cố gắng sử dụng đồng hồ thế giới thiết lập của Altera Max 7000s nhưng nó là quá nhanh đối với thiết kế của tôi.Làm thế nào để tôi làm chậm nó xuống?tôi cần phải đặt một chương trình phân chia đồng hồ trong kiến trúc của tôi không?Nếu vậy, ai cũng có thể giúp tôi?Tôi là một dự án mô hình hóa dựa trên một hệ thống đồng hồ 2 Hz.Cảm ơn trước.

 

[Iouri]

tần số đầu vào là những gì mà một?và những gì là tần số mà bạn mong muốn?

 

[bbgil]

tần số đầu vào của tôi là thiết lập đồng hồ toàn cầu của Max 7000s (24,5 MHz).tôi đã cố gắng sử dụng bộ giải mã để làm chậm nó xuống, nhưng tôi đang gặp vấn đề về phần lập trình VHDL coz kiến trúc của nó còn đòi hỏi.tần số mong muốn của tôi là 2-5 Hz.cảm ơn cho đầu vào bất kỳ.

 

[benzwishc]

có thể bạn có thể sử dụng thiết lập đồng hồ để có được cây đồng hồ của bạn trong qu (at) rtus, lần đầu tiên bạn thiết lập một đồng hồ cá nhân như một đồng hồ cơ bản, và sau đó bạn tạo ra các đồng hồ xuất phát từ cơ sở đồng hồ, may mắn
Bài benzwishc ngày 14 tháng sáu 2006 11:48; thời gian chỉnh sửa trong tổng số 1

 

[Iouri]

Điều gì đã sai để impliment đơn giản truy cập?

 

[xihushui]

tôi nghĩ rằng u có thể sử dụng đồng hồ bên ngoài tạo ra bởi youself.i y đề nghị không sử dụng dividor để có thể tạo ra u design.division rất nhiều câu hỏi.

 

[sp]

đồng hồ này là bộ phận tôi luôn luôn sử dụng để có được CLK chậm hơn ..

Mã số:

Nếu bạn cần một đồng hồ chậm hơn, đây là một chiếc đồng hồ thuật toán chia đơn giản, mà phân chia đồng hồ bằng 2N.Trường hợp:N = F (tinh thể) / F * 2 (mong muốn)
- File "clk_div.vhd"- Một đồng hồ chia chung, phân chia bởi 2 * N- Chuyển thể từ "VHDLL Primer" của J. Bhasker, p.
295-------------------------------------------------- ----------------------------------------thư viện IEEE;

ieee.std_logic_1164.all sử dụng;là thực thể clk_div

dùng chung (N: tích cực: = 2);

cảng

(Fast_clk, thiết lập lại: trong std_logic;

slow_clk: đệm std_logic

);

clk_div kết thúc;kiến trúc là hành vi của clk_div

bắt đầu

quá trình (thiết lập lại, fast_clk)

biến đếm: tự nhiên;

bắt đầu

nếu đặt lại = "1" sau đó

Số truy cập: = 0;

slow_clk <= "0";

elsif rising_edge (fast_clk) sau đó

count: = count 1;

nếu count = N sau đó

slow_clk <= không slow_clk;

Số truy cập: = 0;

nếu kết thúc;

nếu kết thúc;

kết thúc quá trình;

kết thúc hành vi;

 

[sree205]

tốt, sử dụng các macro được cung cấp trong qu (at) rtus chính nó.nó ll tiết kiệm rất nhiều tài nguyên.