4 đầu vào bộ cộng trong VHDL adder

[killersbeez]

hello, tôi có câu hỏi nóng để chương trình bộ cộng với 4 đầu vào trong VHDL! tôi đã thực hiện mã này VHDL là có đúng không? Thư viện IEEE; Sử dụng ieee.std_logic_1164.all ENTITY adder IS chung (giả: thời gian: = 0 ns), PORT (A, B, C, D: IN std_logic; tổng hợp: OUT std_logic); END ENTITY; KIẾN TRÚC chức năng của bộ cộng IS BEGIN QUY TRÌNH (A, B, C, D) BEGIN nếu (A = "0" và B = "0" và C = '0 'và D = '0') sau đó tổng hợp

 

[Fl1pFl0p]

Tôi giả sử bạn đang bắt đầu, có thể cho một lớp, trong trường hợp này, Adder Carry Ripple là một trong những bạn sẽ được seaching cho. [Url = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL Ripple-Thực Adder [/url] và điều này giải thích các bộ cộng carry gợn [url = http://www.search .com / tham khảo / Adder_ (thiết bị điện tử] tham khảo cho Adder (điện tử) - Search.com [/url]) mà nên giúp đỡ.

 

[killersbeez]

nói điều này cho tôi và tôi không thể tìm thấy những gì sai có: (digi.vhdl: adder (chức năng): digi.vhdl: 64: lỗi cú pháp, t_PROCESS bất ngờ, mong đợi t_IF tại QUY TRÌNH v2cc: digi.vhdl: 1 lỗi

<span style="color: grey;"><span style="font-size: 10px">---------- post được thêm vào lúc 00:45 ---------- Previous post lúc 00:27 -------- </span></span>
tìm thấy những vấn đề tất cả mọi thứ công trình, nhưng nó là 4 đầu vào bộ cộng hoặc một cái gì đó khác của nó?

 

[Fl1pFl0p]

Dòng này cho thấy số lượng đầu vào: trong std_logic_vector ( 7 downto 0 ) đây là một bộ cộng 8 bit. Adder gợn có thể được cascaded là bit nhiều như bạn muốn. Nếu bạn đọc liên kết tham chiếu ở trên, và cho vòng lặp là gây nhầm lẫn, hãy thử đọc ví dụ này. [Url = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html VHDL mã hóa các mẹo và thủ thuật: 4-bit Ripple Thực Adder sử dụng cổng logic cơ bản / url] Đây là một cổng cấp độ 4bit bộ cộng và kiểm tra băng ghế dự bị để mô phỏng hành vi của nó.

<span style="color: grey;"><span style="font-size: 10px">---------- bài viết thêm vào 18:31 ----- ----- Bài trước là lúc 18:15 ----------</span></span>
O Wooo ... không nhìn thấy mã của bạn ở đầu trang. Trường hợp đã làm điều đó đến từ

 

[sanju_]

hi trong chương trình của bạn họ không thực hiện và thay vì "nếu" bạn có thể sử dụng "trường hợp" sẽ được tốt hơn .. nếu bạn muốn sử dụng "nếu người nào khác tốt hơn để sử dụng" elsif ".... bạn có thể nhận được lỗi trong mã của bạn bởi vì bạn đã sử dụng rất nhiều "nếu" và một "kết thúc nếu" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Một đề nghị, VHDL cung cấp elsif. Vì vậy, thay vì sử dụng khác nếu mỗi khi bạn có thể sử dụng elsif. Các mã này sẽ sạch hơn và dễ dàng để gỡ lỗi. Bạn đã sử dụng "khác nếu" trong đoạn code trên, nhưng doesnt có đủ "kết thúc nếu" để trang trải tất cả.