B
buenos
Guest
Làm thế nào có thể làm việc một CPLD dựa ngoại vi, kết nối với một chiếc xe buýt bên ngoài 133MHz DSP trong một PCB? Làm thế nào có thể truy cập vào DSP này? chỉ với rất nhiều chu kỳ chờ đợi? Mối quan hệ giữa tần số tối đa đồng hồ 300MHz, và một sự chậm trễ nội bộ 6ns (-6 tốc độ grade) là gì? Những gì nó có thể làm ở 256MHz với sự chậm trễ nội bộ 6ns? Tôi nghĩ rằng đó là một mâu thuẫn. Nếu tôi thiết kế một giai đoạn 5 đồng bộ luận lý tổ hợp, không cần 6ns/stage để tạo ra các đầu ra?