ảnh hưởng của các kim loại dummy cho mật độ kim loại là những gì

[wkong_zhu]

Sau khi địa điểm và tuyến đường, kim loại giả sẽ được bổ sung cho các vấn đề về mật độ.Những ảnh hưởng của kim loại và nhiều dummy dummy về thời gian và crosstalk vv là gì
Những dummy và nhiều kim loại có thể không được chiết xuất bởi các công cụ để phân tích thời gian.

 

[eng_Semi]

Họ không ảnh hưởng đến bất cứ điều gì, vì họ là lớp hợp lý và không thể chất.Chỉ có các lớp vật lý có id mặt nạ.Lớp Dummy được sử dụng cho mục đích DRC & LVS

 

[au_sun]

Dưới đây là những thông tin được lấy từ một giấy trừu tượng,

"Trong rất sâu submicron VLSI, bước sản xuất nhất định - đặc biệt là
quang tiếp xúc, chống lại sự phát triển và etch, lắng đọng hơi hóa học
cơ khí và hóa chất đánh bóng (CMP) - có tác dụng khác nhau
trên thiết bị và kết nối các tính năng tùy theo đặc điểm của địa phương
của cách bố trí.Để thực hiện đồng bộ các hiệu ứng và dự đoán được, cách bố trí
chính nó phải được thực hiện thống nhất đối với các tham số mật độ nhất định.
Theo truyền thống, foundries chỉ có thực hiện các chế biến
cần thiết để đạt được điều này thống nhất, thông qua chèn ( "điền"), hoặc một phần
xóa ( "slotting") của các tính năng trong cách bố trí.Hôm nay, tuy nhiên, vật lý
thiết kế và kiểm định các công cụ không thể vẫn quên để đúc như vậy
chế biến.Nếu không có một ước tính chính xác của điền và slotting,
RC khai thác, sự chậm trễ tính toán, và thời gian và phân tích tiếng ồn
chảy tất cả sẽ bị không chính xác hoang dã.Vì vậy, trong tương lai placeand -
tuyến đường công cụ hiệu quả phải thực hiện việc điền và slotting trước
phân tích hiệu suất trong vòng tối ưu hóa bố trí. "

Để biết thông tin Loại ur,
Tôi muốn đề cập rằng các kim loại Dummy và nhiều nhất là ở giai đoạn cuối cùng của P & R sau khi STA, Khi tỉ lệ đạt đến công nghệ 90nm, 65nm, vv, các Parasitics do các kim loại Dummy bắt đầu chơi một trò chơi hư hỏng trên Thời gian của các thiết kế, thiết kế vi mạch Vì vậy, mọi người đang làm việc trên Làm thế nào để đặt Dummy kim loại trong chip mà không affectiing các Timing của thiết kế này.

 

[wkong_zhu]

au_sun nhờ thông tin tốt của bạn.Bởi bây giờ, tôi sử dụng công nghệ 0.18um., Và thiết kế vi mạch công cụ không thể đưa vấn đề này vào tài khoản.Bởi vì công nghệ cao là 0.18um, có thể ảnh hưởng không nên nổi bật.