điều khiển SDRAM

E

Eiffel.Z

Guest
Hi bạn bè
Tôi là một newbie trong FPGA.bây giờ tôi cần phải thiết kế bộ điều khiển SDRAM để kiểm soát w SDRAM / r (Samsung K4S641632H) 64Mbit.Tôi có một số vấn đề để yêu cầu bạn giúp đỡ tôi.
Tôi tham khảo Datasheet, sử dụng các CLK 50M
Q1: 64ms thời gian làm mới (4K chu kỳ).Tôi không biết ý nghĩa chính xác.Làm thế nào tôi đặt thời gian làm mới khi tôi sử dụng đồng hồ làm việc 50M?
Q2: Burst chiều dài (1, 2, 4, 8 và toàn trang).Khi tôi đặt Burst chiều dài = 1, bây giờ chỉ w / r một dữ liệu trên một địa chỉ.nhưng nếu tôi thiết lập chiều dài burst 8 hoặc burst = chiều dài = page.How đầy đủ họ làm việc.

Cảm ơn
Eiffel

 
Bạn có thể tái sử dụng các ví dụ SDRAM điều khiển hiện có.HDL gì ưa thích của bạn?

 
Tôi sử dụng Verilog HDL
Tôi không biết làm thế nào để thiết lập các thông số của thời gian.chẳng hạn như thời gian làm mới, tự làm mới thời gian, lenth và vv.

 
Thông thường, làm mới được thực hiện định kỳ bởi bộ điều khiển SDRAM.Tôi đã được thiết kế một bộ điều khiển SDRAM trong VHDL, nhưng tôi không nhớ các chi tiết.Tôi hài lòng miễn là nó đang hoạt động.

Tôi thêm một bộ điều khiển SDRAM Verilog từ DE2 ví dụ ban Terasic.Ngoài ra còn có các công cụ khác có liên quan cung cấp với DE2 SDRAM, bạn có thể tải về các archiv từ Terasic.com.tw.Thật không may, các mã được nhận xét rất kém (như tất cả các phần mềm Terasic Tôi đã nhìn thấy).
Xin lỗi, nhưng bạn cần đăng nhập để xem tập tin đính kèm này

 
Eiffel.Z
a1: 64ms thời gian làm mới (4K chu kỳ). nghĩa là bạn cần gửi 4k hướng dẫn làm mới mỗi 64 ms.nhưng điều này không cần thiết nếu bạn r / w ngân hàng này với tần số cao.
a2: Burst chiều dài có nghĩa là có bao nhiêu dữ liệu mà bạn sẽ nhận được trên xe buýt tuần tự dữ liệu khi bạn gửi ar / w để hướng dẫn device.full trang là 256 (= col addr)

hy vọng điều này hữu ích cho bạn!

Eiffel.Z đã viết:

Hi bạn bè

Tôi là một newbie trong FPGA.
bây giờ tôi cần phải thiết kế bộ điều khiển SDRAM để kiểm soát w SDRAM / r (Samsung K4S641632H) 64Mbit.
Tôi có một số vấn đề để yêu cầu bạn giúp đỡ tôi.

Tôi tham khảo Datasheet, sử dụng các CLK 50M

Q1: 64ms thời gian làm mới (4K chu kỳ).
Tôi không biết ý nghĩa chính xác.
Làm thế nào tôi đặt thời gian làm mới khi tôi sử dụng đồng hồ làm việc 50M?

Q2: Burst chiều dài (1, 2, 4, 8 và toàn trang).
Khi tôi đặt Burst chiều dài = 1, bây giờ chỉ w / r một dữ liệu trên một địa chỉ.
nhưng nếu tôi thiết lập chiều dài burst = = 8 hoặc có chiều dài toàn burst page.How họ làm việc.Cảm ơn

Eiffel
 
cooljack đã viết:

Eiffel.Z

a1: 64ms thời gian làm mới (4K chu kỳ). nghĩa là bạn cần gửi 4k hướng dẫn làm mới mỗi 64 ms.
nhưng điều này không cần thiết nếu bạn r / w ngân hàng này với tần số cao.

a2: Burst chiều dài có nghĩa là có bao nhiêu dữ liệu mà bạn sẽ nhận được trên xe buýt tuần tự dữ liệu khi bạn gửi ar / w để hướng dẫn device.full trang là 256 (= col addr)hy vọng điều này hữu ích cho bạn!Eiffel.Z đã viết:

Hi bạn bè

Tôi là một newbie trong FPGA.
bây giờ tôi cần phải thiết kế bộ điều khiển SDRAM để kiểm soát w SDRAM / r (Samsung K4S641632H) 64Mbit.
Tôi có một số vấn đề để yêu cầu bạn giúp đỡ tôi.

Tôi tham khảo Datasheet, sử dụng các CLK 50M

Q1: 64ms thời gian làm mới (4K chu kỳ).
Tôi không biết ý nghĩa chính xác.
Làm thế nào tôi đặt thời gian làm mới khi tôi sử dụng đồng hồ làm việc 50M?

Q2: Burst chiều dài (1, 2, 4, 8 và toàn trang).
Khi tôi đặt Burst chiều dài = 1, bây giờ chỉ w / r một dữ liệu trên một địa chỉ.
nhưng nếu tôi thiết lập chiều dài burst = = 8 hoặc có chiều dài toàn burst page.How họ làm việc.Cảm ơn

Eiffel
 
Làm mới Đánh giá: SDRAM thực sự là Syncronous DRAM có nghĩa là nó sử dụng tụ điện để lưu trữ dữ liệu và thats lý do tại sao nó nhanh hơn mà SRAM (static RAM).Vì vậy, tụ điện cần phải được tính phí theo thời gian để tránh mất dữ liệu vì vậy chúng tôi cần phải nộp đơn làm mới trên DRAMs định kỳ.Chủ yếu là các chip có tùy chọn Auto Refresh và nếu bạn áp dụng nó, nó sẽ tự động làm mới nó.64ms có nghĩa là nếu bạn không làm mới bộ nhớ RAM của bạn trong thời gian đó, dữ liệu của bạn sẽ bị mất.
Burst: thực sự chúng tôi sử dụng cụm để nâng cao Đọc / Viết tốc độ từ bộ nhớ RAM và khi chúng tôi đặt burst chiều dài, nó có nghĩa là cho Đọc / Viết số bit mà bạn chỉ cần gửi địa chỉ bắt đầu của cụm (bạn phải) như vậy theo đó thời gian để gửi địa chỉ cho mỗi bit giảm theo thời gian dài bùng nổ.

 
Mặc dù tôi đã không hoàn toàn hiểu sự thật của SDRAM, nhưng từ trả lời của bạn, tôi đã học được nhiều hơn mới things.Thank bạn.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top