để xử lý độ dài khác nhau của tín hiệu đầu ra

[systolic]

Tôi đang làm thuật toán nén bằng cách sử dụng VHDL.Tôi cần phải đầu ra khác nhau chiều dài của mã theo kết quả tính toán khác nhau trung gian.Bằng cách này, tôi nén thông tin ban đầu.

Ví dụ, nếu trung gian tính toán kết quả sẽ thấp hơn so với ngưỡng nhất định, tôi sẽ ra 5 bit, nhưng nếu nó lớn hơn ngưỡng này, tôi chỉ cần 3 bit đầu ra.

Làm thế nào tôi có thể xử lý các định nghĩa của tín hiệu đầu ra?
Tôi thougth về cách sử dụng 2 'Z để tiếp nhau với 3 bit.Nó không làm việc, đã xuất của tôi để "ZX".

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Buồn" border="0" />Bất kỳ đề nghị hoặc gợi ý?TIA

 

[eda_wiz]

sử dụng một cổng đầu ra để xác định bitwidth của tín hiệu trên sản lượng của ..và sửa đổi cho phù hợp khối ur kế tiếp

ra [04:00] output_sig;
ra [02:00] out_length; / / nếu u chỉ có 5 hoặc 3 độ dài bit ở đầu ra ..u có thể chỉ cần sử dụng chỉ có một chút