để tạo ra một xung trong Verilog?

[kamejoko80]

giả định rằng chúng tôi có 3 tín hiệu: CLK, Pulse và Triger
Trong Verilog, tôi không biết làm thế nào để mang lại một xung như một mạch monostab.
với:
Triger hoạt động của nó posedge, chiều rộng của Triger xung không ảnh hưởng đến Pulse.
Và chiều rộng của tín hiệu xung được xác định bởi một số chu kỳ CLK.

 

[nand_gates]

Ở đây đi một soln async!

Mã số:

xung module (/ * AUTOARG * /

/ / Đầu ra

pulse_out,

/ / Đầu vào

CLK, reset_n, kích hoạt

);

đầu vào CLK, reset_n, kích hoạt;

sản lượng pulse_out;

reg [03:00] count;

reg count_en;Tham số pulse_width = 7;Dây rst_int_n = reset_n & (count = pulse_width!);gán pulse_out = count_en;luôn luôn @ posedge kích hoạt (hoặc rst_int_n negedge)

nếu (rst_int_n)! bắt đầu

count_en <= 1'b0;

end else begin

count_en <= 1'b1;

cuối/ / Truy cập cho xung rộng

luôn luôn @ CLK posedge (hoặc rst_int_n negedge)

nếu (rst_int_n)! bắt đầu

count <= 0;

end else begin

nếu (count_en)

count <= count 1'b1;

cuối

endmodule / / xung

 

[kamejoko80]

để nand_gates, nhờ giúp đỡ của bạn!