để giảm hài hòa của DAC chỉ đạo hiện nay?

[winsonpku]

Tôi đã thiết kế một 10bit 60MSPS DAC chỉ đạo hiện hành.
Các mô phỏng các showes hài hòa 3 là một chút lớn.
Kết quả mô phỏng được trưng bày trong tập tin đính kèm.
Lý do thứ 3rd hài hòa và làm thế nào để giảm này là gì?
Cảm ơn!

 

[iman_andeh]

trong giấy nhiều Tôi đã đọc, nó nói rằng chúng tôi đã tăng trở kháng đầu ra của nguồn hiện hành ..

i am ở giữa hiện tại, chỉ đạo dự án thiết kế DAC quá ..
nhưng i dont biết làm thế nào để mô phỏng SFDR như bạn đã làm ..
u bạn có thể cho tôi biết cách làm thế nào?
và những gì bạn đã làm gì để mô phỏng và Inl DNL?bởi vì với tôi, nó rất tốn thời gian ..là có bất kỳ phương pháp thay thế để làm gì?
giả lập Tôi đang sử dụng là SIMetrix ..giả lập của bạn là gì?