D
davyzhu
Guest
Hi all,
reg [7:0] đăng ký; (Verilog)
Đăng ký chứa dữ liệu như
[0 0 0 1 0 1 0 1]
Và tôi muốn biết số lượng các zeros trước khi lần đầu tiên 1
(trong ví dụ này là 3 số không).
Làm thế nào để làm điều này trong một logic combinational?
Mọi logic đã được thực hiện trong Verilog
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />Lời chúc mừng tốt đẹp nhất,
Davy
Last edited by davyzhu trên 29 Tháng 11 Năm 2005 15:44; edited 1 thời gian trong tổng số
reg [7:0] đăng ký; (Verilog)
Đăng ký chứa dữ liệu như
[0 0 0 1 0 1 0 1]
Và tôi muốn biết số lượng các zeros trước khi lần đầu tiên 1
(trong ví dụ này là 3 số không).
Làm thế nào để làm điều này trong một logic combinational?
Mọi logic đã được thực hiện trong Verilog
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />Lời chúc mừng tốt đẹp nhất,
Davy
Last edited by davyzhu trên 29 Tháng 11 Năm 2005 15:44; edited 1 thời gian trong tổng số