Đăng ký là bất hợp pháp ở phía bên tay trái??

[Maxfli]

Hi all,

Tôi đang sử dụng Verilog để thiết kế một hệ thống.

Nhưng có một lỗi trong mã của tôi.
//-------------------------- các thông báo lỗi ------------------- -----------
"Đăng ký là bất hợp pháp ở phía bên tay trái của giao liên tục"
//------------------------------------------------ ------------------------

//--------------------------- mã của tôi ------------------- ----------------

reg [31:0] kích hoạt;
reg [03:00] triggerinput [7:0];
ấn định kích hoạt [31:28] = triggerinput [0];
ấn định kích hoạt [27:24] = triggerinput [1];
ấn định kích hoạt [23:20] = triggerinput [2];
ấn định kích hoạt [19:16] = triggerinput [3];
ấn định kích hoạt [15:12] = triggerinput [4];
ấn định kích hoạt [11:08] = triggerinput [5];
ấn định kích hoạt [07:04] = triggerinput [6];
ấn định kích hoạt [03:00] = triggerinput [7];
//------------------------------------------------ ---------------------------

Làm thế nào tôi có thể khắc phục vấn đề này?

cảm ơn bạn

 

[FvM]

1.Trong trường hợp này, viết
Mã số:

wire [31:0] kích hoạt;