Thiết kế 16 bit CPU cho ứng dụng xử lý ảnh

EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Thiết kế -> thiết kế 16 bit CPU cho ứng dụng xử lý ảnh

Tác giả

Thông báo

N! C @

Tham gia ngày: 10 Tháng Tám 2008
Bài viết: 3

Ngày 24 Tháng Tám 2008 13:00 Thiết kế 16 bit CPU cho ứng dụng xử lý ảnh

làm thế nào để viết mã VHDL để thực hiện ma trận để xử lý hình ảnh.

pls help ..

thank u. ..

Trở về đầu trang

Google
AdSense
Google Adsense

Ngày 24 Tháng Tám 2008 13:00 Quảng cáo

Trở về đầu trang

avimit

Tham gia ngày: 16 Tháng 11 2005
Bài viết: 417
Đã giúp: 69
Địa điểm: Hạm đội, Vương quốc Anh

Ngày 24 Tháng Tám 2008 23:37 Re: Thiết kế 16 bit CPU cho ứng dụng xử lý ảnh

Điều đầu tiên là để delcare một loại mảng có thể tổ chức một ma trận.
Sau đó, bạn có thể viết một hàm, mà phải mất trong 2 ma trận như đầu vào, và sau đó multipies các phần tử của mảng như trong phép nhân ma trận và trả về mảng kết quả của các kết quả.
Nhưng tôi phải cảnh báo rằng một 'chức năng' luôn luôn là một thực hiện combinational. Bằng cách sử dụng một chức năng cho phép nhân mat, bạn có thể kết thúc một phần cứng massvely song song, mà sẽ được khá cồng kềnh.
Một cách khác là phải suy nghĩ một cách tuần tự của các nhân tố, và kết quả được lưu trữ trong bộ nhớ hoặc sổ đăng ký từng cái một. Thats những gì tôi đã làm khi tôi thực hiện dự toán Motion Thuật toán cho MPEG-4.
Hy vọng nó sẽ giúp,
Kr,
Avi

Trở về đầu trang