diễn đàn điện tử

Nội quy | Recent posts | chủ đề RSS | Tìm kiếm | Đăng ký | Đăng nhập

"Chì" hay Lag "" trong giai đoạn phát hiện?


Post new topic Reply to topic EDAboard.com Forum Index -> Analog thiết kế vi mạch -> "chì" hay Lag "" trong giai đoạn phát hiện?
Tác giả Thông báo
steadyj



Tham gia ngày: 17 Tháng Tám 2008
Bài viết: 13


Post Ngày 22 Tháng Tám 2008 19:10

"Chì" hay Lag "" trong giai đoạn phát hiện?


Hi all, tôi đang lẫn lộn về các thẩm phán của "chì" hoặc tụt hậu "" trong giai đoạn phát hiện.

Hình 1 là một giai đoạn phát hiện. Hình 2 là một dạng sóng khi dẫn B. Nhưng thực tế "Một dẫn B" dường như phụ thuộc vào thời gian ban đầu. Như trong hình 3, nếu thời gian ban đầu là đường thẳng đứng màu đỏ, nó sẽ trở thành "Một chậm B". Và xung đầu ra sẽ được trên QB thay vì ngày Qa.

Vì vậy, những gì là sai với logic của tôi? Tôi tin rằng giai đoạn phát hiện nên làm việc theo một cách đáng tin cậy thay vì phụ thuộc vào thời gian ban đầu tùy ý. Cách bất công trình giai đoạn phát hiện là gì?


Xin lỗi, nhưng bạn cần phải đăng nhập để xem tập tin đính kèm này

Trở về đầu trang
FvM



Tham gia ngày: 22 Tháng 1 năm 2008
Bài viết: 5161
Đã giúp: 767
Địa điểm: Bochum, Đức


Post Ngày 22 Tháng Tám 2008 19:25

Re: "Chì" hay Lag "" trong giai đoạn phát hiện?


in a real circuit? những gì là bước đầu trong mạch thời gian thực không? Chỉ có một tiểu thuyết. Trên thực tế, việc cấp điện được bật tại một thời điểm tùy ý và FF trạng ban đầu là chưa biết anyway. Vì vậy, một cạnh đếm soi giai đoạn sẽ có trong bước đầu không chắc chắn của một chu kỳ. Nhưng nó không có vấn đề trong bất kỳ ứng dụng thực tế (thường là một PLL). Tôi đoán, bạn sẽ findout, tại sao.
Trở về đầu trang
steadyj



Tham gia ngày: 17 Tháng Tám 2008
Bài viết: 13


Post Ngày 22 Tháng Tám 2008 19:38

"Chì" hay Lag "" trong giai đoạn phát hiện?


Tôi thật sự không biết tại sao. Ví dụ: A là đầu vào tham chiếu và B là đầu ra VCO. Sau khi sức mạnh trên, B tần số thấp hơn A. Vì vậy, chúng tôi muốn các giai đoạn phát hiện ra có thể áp vào "Up" cổng. Thật không may là không chắc chắn sau khi quyền lực trên có thể làm cho các hành động ngược lại, mà dường như un-lock để bao giờ hết.
- Xin vui lòng sửa tôi. Cảm ơn bạn.
Trở về đầu trang
Google
AdSense
Google Adsense




Post Ngày 22 Tháng Tám 2008 19:38

Quảng cáo




Trở về đầu trang
LVW



Tham gia ngày: 7 Tháng Năm 2008
Bài viết: 1466
Đã giúp: 242
Địa điểm: Đức


Post 23 Tháng Tám 2008 09:28

Re: "Chì" hay Lag "" trong giai đoạn phát hiện?


steadyj đã viết:

Hình 1 là một giai đoạn phát hiện. Hình 2 là một dạng sóng khi dẫn B. Nhưng thực tế "Một dẫn B" dường như phụ thuộc vào thời gian ban đầu. Như trong hình 3, nếu thời gian ban đầu là đường thẳng đứng màu đỏ, nó sẽ trở thành "Một chậm B". Và xung đầu ra sẽ được trên QB thay vì ngày Qa.


Tôi sợ, sự hiểu biết của bạn về thuật ngữ "chì" là không đúng.
"Chì" không có nghĩa là đào tạo xung là "thêm vào bên phải" - chỉ là đối diện là đúng: Đi đường đỏ của bạn và xác minh rằng A đã được đào tạo ở trong trạng thái cao và B huấn luyện thì không. Vì vậy, một khách hàng tiềm B.
Trở về đầu trang
FvM



Tham gia ngày: 22 Tháng 1 năm 2008
Bài viết: 5161
Đã giúp: 767
Địa điểm: Bochum, Đức


Post 23 Tháng Tám 2008 10:14

Re: "Chì" hay Lag "" trong giai đoạn phát hiện?


Trích:
Thật không may là không chắc chắn sau khi quyền lực trên có thể làm cho các hành động ngược lại, mà dường như un-lock để bao giờ hết.

So sánh mạch của bạn với một máy dò 4.046 pha kỹ thuật số, mà không được biết là có vấn đề tương tự, cần làm việc.

"Lead" or "Lag" in phase detector?
Trở về đầu trang
Phiên bản tiếng Ả Rập Tiếng Bulgaria phiên bản Catalan phiên bản Séc phiên bản Đan Mạch phiên bản Tiếng Đức phiên bản Hy Lạp phiên bản Bản tiếng Anh Phiên bản tiếng Tây Ban Nha Phiên bản tiếng Phần Lan Tiếng Pháp phiên bản Phiên bản tiếng Hin-ddi Croatia phiên bản Indonesia phiên bản Phiên bản tiếng Ý Phiên bản tiếng Do Thái Phiên bản tiếng Nhật Hàn Quốc phiên bản Lithuanian phiên bản Latvia phiên bản Phiên bản tiếng Hà Lan Na Uy phiên bản Phiên bản tiếng Ba Lan Phiên bản tiếng Bồ Đào Nha Rumani phiên bản Phiên bản tiếng Nga Tiếng Slovak phiên bản Tiếng Slovenia phiên bản Serbia phiên bản Thụy Điển phiên bản Tagalog phiên bản Phiên bản tiếng Ukraina Bản tiếng Việt Trung Quốc phiên bản
Post new topic Reply to topic EDAboard.com Forum Index -> Analog thiết kế vi mạch -> "chì" hay Lag "" trong giai đoạn phát hiện?
Trang 1 / 1

subj

text

Múi giờ GMT 1 Hour
Tương tự các chủ đề:
Power Supply ( "4 dây 3 pha" để "5V") (1)
Làm gì "ECL", "CML", "LVDS", (6)
làm thế nào có thể đo "sức mạnh" và "SWR" cho kiến (4)
muốn """"" waveguide E-plane filte (2)
Bất hợp pháp thông qua tsmc18rf "(" "M1_POLY1" "(1)
P & R với chỉ "tập tin" LEF và KHÔNG "LIB" (4)
Điều gì là khác nhau cho "UGBW" và "GBW"? (1)
Thế nào là "mềm bắt đầu" và "thời gian chết" của (5)
Là "có nghĩa là Class AB" & "Push kéo" (6)
nơi mà các "termiinal DN" và "SUB" conne (2)


Lạm dụng | | Quản trị | | Moderators | | Hỗ trợ chúng tôi | | sitemap
đề RSS