| Tác giả | Thông báo |
|---|
yahootew3000
Tham gia ngày: 20 tháng 8 2007
Bài viết: 26
|  Ngày 14 tháng 11 năm 2007 03:50 cpu thiết kế Verilog | | |
|
| Giới thiệu Để Những thiết kế của CPU bằng cách sử dụng RTL Phương pháp.
Đây là một CPU đơn giản 8-bit với bộ vi xử lư 8-bit địa chỉ xe buưt. Kiến trúc này dựa trên accumulator dựa trên thiết kế. Tập chỉ lệnh được nhóm vào các mục ít được hiển thị như dưới đây:
1. Thao tác dữ liệu
a. ADD X Thêm giá trị trong bộ nhớ để accumulator này.
sinh SUB X trừ giá trị trong bộ nhớ để accumulator này.
c. X XOR Exclusive-OR logic hoạt động giá trị trong bộ nhớ để accumulator này.
mất VÀ X Thực hiện và giá trị gia tăng hoạt động logic trong bộ nhớ để accumulator này.
e. ADR Thêm giữa sổ đăng kư.
2. Truyền dữ liệu
a. MVI Di chuyển dữ liệu ngay lập tức đến đăng kư được chỉ định.
sinh MVD Di chuyển dữ liệu bộ nhớ được chỉ định để đăng kư chỉ định.
c. MOV Di chuyển dữ liệu giữa sổ đăng kư.
mất LDA X Load dữ liệu vào bộ nhớ để accumulator.
e. STA X Tải accumulator cho dữ liệu bộ nhớ.
3. Chương tŕnh kiểm soát
a. BRN X Chi nhánh nếu giá trị trong accumulator là tiêu cực.
sinh JMP X Bước tới một địa chỉ được chỉ định.
6. Chuyển dịch
a. SHR Shift một chút về đăng kư bên phải.
sinh SHL Shift một chút về đăng kư bên trái.
5. Linh tinh
a. HALT Vẫn không hoạt động.
sinh NOP Không có hoạt động cho đến khi lệnh kế tiếp.
Việc thiết kế là sử dụng Λltera Quαrtus II 7,2
Last edited by yahootew3000 ngày 16 Tháng Mười Hai năm 2007 11:44; edited 1 thời gian trong tổng số |
|
| Trở về đầu trang | |
 |
yahootew3000
Tham gia ngày: 20 tháng 8 2007
Bài viết: 26
| Ngày 16 tháng 12 năm 2007 11:23 mở lơi cho picoblaze | | |
|
|  |
|
| Trở về đầu trang | |
|
Eiffel.Z
Tham gia ngày: 07 Tháng 12 2007
Bài viết: 14
Địa điểm: Trung Quốc
| Ngày 17 tháng 12 năm 2007 10:32 đơn giản cpu Verilog | | |
|
| yahootew3000
tha cho tôi, tôi không có đủ điểm để tải các tập tin. do đó bạn có thể gửi những tập tin này cho tôi? Cảm ơn bạn rất nhiều!
E-mail: yikoulian2001 (at) 126.com
lời chúc mừng tốt đẹp nhất
Eiffel |
|
| Trở về đầu trang | |
|
master_picengineer
Tham gia ngày: Ngày 03 tháng 9 năm 2007
Bài viết: 1050
Đă giúp: 62
| 18 Tháng 12 2007 10:01 Rapidshare Verilog RISC | | |
|
| Có, điều này là quá đắt. Xin chia sẻ nó với chia sẻ nhanh.
Cảm ơn. |
|
| Trở về đầu trang | |
|
echo47
Tham gia: ngày 07 tháng tư năm 2002
Bài viết: 4.206
Đă giúp: 566
| 18 Tháng 12 2007 10:14 kcpsm3.zip | | |
|
| Tất cả các tập tin đính kèm được sao chép vào máy chủ nhân bản miễn phí về một lần mỗi tháng, v́ vậy nó nên xảy ra sớm.
Sau đó, bạn có thể tải về từ máy nhân bản miễn phí, không cần dùng bất cứ điểm. |
|
| Trở về đầu trang | |
|
yahootew3000
Tham gia ngày: 20 tháng 8 2007
Bài viết: 26
| 18 Tháng 12 2007 16:47 thiết kế đơn giản bằng cách sử dụng cpu Verilog | | |
|
| | master_picengineer đă viết: | Có, điều này là quá đắt. Xin chia sẻ nó với chia sẻ nhanh.
Cảm ơn. |
Bạn có thể chọn để tải về các tài liệu thay thế. Các mă được bao gồm như là tốt. Những tập tin Verilog là thuận tiện cho bạn
Thêm vào sau khi 3 phút:
Tôi đă bao gồm các định dạng winrar, nó ít có kích thước so với định dạng winzip. Cả hai đều giống nhau. |
|
| Trở về đầu trang | |
|
RegUser_2
Tham gia ngày: 24 Tháng 12 năm 2001
Bài viết: 235
Đă giúp: 2
| 24 tháng 12 năm 2007 20:19 đơn giản cpu trong Verilog | | |
|
| Đối với ví dụ thêm CPU thiết kế cho FPGA, một số có thể đi xem một opencores.org (RISC nhiều mẫu thiết kế và phổ biến PIC và AVR CPU lơi những ǵ làm cho họ rất hấp dẫn v́ sự phát triển bộ phần mềm đă tồn tại).
Sau đó, một số cũng có thể nh́n vào hầm bài CIRCUIT (tức là vấn đề 116 tháng 3 năm 2000 xây dựng một hệ thống RISC trong một FPGA, nơi tất cả những câu chuyện đâm máu phát triển cả 16-bit RISC và thích ứng retrgetable LCC tŕnh biên dịch này được mô tả và mă nguồn được cho) .
Cả hai Xilinx lưới cung cấp miễn phí và tối ưu hóa 8-bit CPU lơi nguồn (PICOBLAZE và MACO8). PICOBLAZE mô tả được trên tất cả các mạng lưới và có dự án đang tiếp diễn mà PACOBLAZE thêm perifery khác nhau để lơi và làm cho nó ít nhà bán phụ thuộc. |
|
| Trở về đầu trang | |
|
Eiffel.Z
Tham gia ngày: 07 Tháng 12 2007
Bài viết: 14
Địa điểm: Trung Quốc
| Ngày 28 tháng 12 năm 2007 07:03 Verilog tài liệu and2 | | |
|
| yahootew3000
Hi, anh trai. Tôi có một câu hỏi khi tôi mô phỏng mă của bạn cho tôi. Công cụ của tôi là Q̀í 5.0, và bộ nhớ RAM ipcore chuyển giao kết quả không giống như là tài liệu của bạn được đề cập. Khi đọc RAM, RAM các dữ liệu được có thể xuất hiện tại cạnh tiếp theo của đồng hồ, có một số vấn đề.
và tôi tham khảo các Megafunction RAM Hướng dẫn sử dụng từ Altera Website. Các hoạt động làm việc thực tế là như của tôi mô phỏng trạng thái, do đó, cách bạn nhận được kết quả tài liệu? |
|
| Trở về đầu trang | |
|
Johnson
Tham gia ngày: 04 Tháng 10 năm 2004
Bài viết: 730
Đă giúp: 22
| Ngày 28 tháng 12 năm 2007 16:27 16-bit picoblaze | | |
|
| "Cả hai Xilinx lưới cung cấp miễn phí và tối ưu hóa 8-bit CPU lơi nguồn (PICOBLAZE và MACO8) PICOBLAZE mô tả được trên tất cả. The net và có dự án đang tiếp diễn mà PACOBLAZE thêm perifery khác nhau để lơi và làm cho nó ít nhà bán"
Chúng tôi không cung cấp cho bạn mă nguồn chính, v́ vậy bạn không thể làm thay đổi về họ.
8-bit địa chỉ là rất ngắn địa chỉ không gian, bạn có thể thay đổi nó đến 16-bit?
Dựa trên những ǵ một bộ xử lư này được thiết kế? Cũng là một trong nó một RISC? |
|
| Trở về đầu trang | |
|
RegUser_2
Tham gia ngày: 24 Tháng 12 năm 2001
Bài viết: 235
Đă giúp: 2
| 29 Tháng Mười Hai 2007 00:59 làm thế nào để thiết kế một bộ xử lư đơn giản trong Verilog | | |
|
| | Johnson đă viết: | "Cả hai Xilinx lưới cung cấp miễn phí và tối ưu hóa 8-bit CPU lơi nguồn (PICOBLAZE và MACO8) PICOBLAZE mô tả được trên tất cả. The net và có dự án đang tiếp diễn mà PACOBLAZE thêm perifery khác nhau để lơi và làm cho nó ít nhà bán"
Chúng tôi không cung cấp cho bạn mă nguồn chính, v́ vậy bạn không thể làm thay đổi về họ.
8-bit địa chỉ là rất ngắn địa chỉ không gian, bạn có thể thay đổi nó đến 16-bit?
Dựa trên những ǵ một bộ xử lư này được thiết kế? Cũng là một trong nó một RISC? |
TẤT CẢ trong số đó là RISC, TẤT CẢ của chúng có chứa mă nguồn (tối ưu cho các gia đ́nh FPGA)
PACOBLAZE là tối ưu nhưng ít phổ
http://bleyer.org/pacoblaze/ |
|
| Trở về đầu trang | |
|
Johnson
Tham gia ngày: 04 Tháng 10 năm 2004
Bài viết: 730
Đă giúp: 22
| 29 Tháng Mười Hai 2007 08:23 cpu thiết kế với Verilog | | |
|
| | Điều ǵ về suuport IDE và tŕnh biên dịch? Là bao gồm lắp ráp? |
|
| Trở về đầu trang | |
|
Salma ali bakr
Tham gia ngày: 27 tháng 1 năm 2006
Bài viết: 973
Đă giúp: 80
| 29 Tháng Mười Hai 2007 09:35 nnarm lắp ráp | | |
|
| | RegUser_2 đă viết: | | Johnson đă viết: | "Cả hai Xilinx lưới cung cấp miễn phí và tối ưu hóa 8-bit CPU lơi nguồn (PICOBLAZE và MACO8) PICOBLAZE mô tả được trên tất cả. The net và có dự án đang tiếp diễn mà PACOBLAZE thêm perifery khác nhau để lơi và làm cho nó ít nhà bán"
Chúng tôi không cung cấp cho bạn mă nguồn chính, v́ vậy bạn không thể làm thay đổi về họ.
8-bit địa chỉ là rất ngắn địa chỉ không gian, bạn có thể thay đổi nó đến 16-bit?
Dựa trên những ǵ một bộ xử lư này được thiết kế? Cũng là một trong nó một RISC? |
TẤT CẢ trong số đó là RISC, TẤT CẢ của chúng có chứa mă nguồn (tối ưu cho các gia đ́nh FPGA)
PACOBLAZE là tối ưu nhưng ít phổ
http://bleyer.org/pacoblaze/ |
v́ vậy tôi có thể t́m thấy dễ dàng mă nguồn Verilog của picoblaze trên mạng ...?
không chỉ là sơ đồ ..!!
Bạn có bất kỳ trang web mà bạn sử dụng đă được cho này ...
thank youuuuuu  |
|
| Trở về đầu trang | |
|
echo47
Tham gia: ngày 07 tháng tư năm 2002
Bài viết: 4.206
Đă giúp: 566
| |
| Trở về đầu trang | |
|
Johnson
Tham gia ngày: 04 Tháng 10 năm 2004
Bài viết: 730
Đă giúp: 22
| 29 Tháng Mười Hai 2007 14:01 thiết kế đơn giản, bộ vi xử lư Verilog fpga | | |
|
|
The Wesite Xilinx không cung cấp cho bạn các nguồn tập tin! Những ǵ bạn có thể nhận được chỉ là tổng hợp netlist và bạn không thể sửa đổi hoặc tuỳ chỉnh nó! |
|
| Trở về đầu trang | |
|
echo47
Tham gia: ngày 07 tháng tư năm 2002
Bài viết: 4.206
Đă giúp: 566
| 29 Tháng Mười Hai 2007 14:45 một thiết kế bộ xử lư đơn giản trong Verilog | | |
|
| Bạn hăy thử tải xuống các tập tin và t́m kiếm bên trong? Một trang web của Xilinx thậm chí nói, "PicoBlaze cho Spartan-3 giờ bao gồm thiết kế các tập tin nguồn Verilog và VHDL."
Mă này là lúc LUT / flop cấp, do đó, nó khó hiểu, nhưng các tác giả của ư kiến nói rằng ông đă làm nó theo cách đó về mục đích. |
|
| Trở về đầu trang | |
|
Johnson
Tham gia ngày: 04 Tháng 10 năm 2004
Bài viết: 730
Đă giúp: 22
| 29 Tháng Mười Hai 2007 16:57 bộ vi xử lư Verilog rtl mă | | |
|
| | Chúng tôi sử dụng mă nguồn "" cho mă số ở mức cao và trước khi tổng hợp, không phải "mă là lúc LUT / flop cấp", BẠN CÓ THỂ KHÔNG EDIT IT! |
|
| Trở về đầu trang | |
|
echo47
Tham gia: ngày 07 tháng tư năm 2002
Bài viết: 4.206
Đă giúp: 566
| |
| Trở về đầu trang | |
|
Google
AdSense
| Ngày 30 tháng 12 năm 2007 15:11 Quảng cáo | | |
|
|
|
|
| Trở về đầu trang | |
|
RegUser_2
Tham gia ngày: 24 Tháng 12 năm 2001
Bài viết: 235
Đă giúp: 2
| Ngày 31 tháng 12 năm 2007 10:11 mico32 chỉ dẫn lắp đặt | | |
|
| Lưới phân phối MICO8 Việt và MICO32 chip lơi với Verilog mă sourve. MICO32 là một hiệu suất cao 32-bit RISC hệ thống đó đă nhận được chuyển tới nhà cung cấp khác của FPGA (Spartan 3). It's mă không cụ thể cho bất kỳ nhà bán FPGA, ngoại trừ các lơi lưới JTAG cụ thể. Nó thực hiện wishbone xe buưt nội bộ những ǵ làm cho nó dễ dàng để kết hợp lơi khác mở ra. MICO32 có GCC C tŕnh biên dịch nghĩ ra cho nó phát triển phần mềm
Có nhái ARM (nnARM) và OpenRISC (OR1200) một số lơi có thể t́m thấy trên web.
Tất cả điều này ở đầu lơi khác nhau của phổ biến PIC và AVR 8-bit nhái có sẵn trên trang web opencores.org. |
|
| Trở về đầu trang | |
|
Johnson
Tham gia ngày: 04 Tháng 10 năm 2004
Bài viết: 730
Đă giúp: 22
| Ngày 31 tháng 12 năm 2007 15:31 rtl cách tiếp cận trong Verilog | | |
|
| | Có bất kỳ phần mềm thống nhất và môi trường phát triển phần cứng cho lơi cpu lưới? |
|
| Trở về đầu trang | |
|
guoshaojun
Tham gia ngày: Ngày 02 tháng 1 năm 2008
Bài viết: 5
| Ngày 02 tháng 1 2008 13:32 Verilog cpu đơn giản | | |
|
| điều này là quá đắt. Xin chia sẻ nó với chia sẻ nhanh.
Cảm ơn. |
|
| Trở về đầu trang | |
|
echo47
Tham gia: ngày 07 tháng tư năm 2002
Bài viết: 4.206
Đă giúp: 566
| Ngày 02 tháng 1 2008 23:11 đơn giản xử lư Verilog dự án | | |
|
| | Hi guoshaojun, nếu bạn đang đề cập đến các tập tin RAR trong thông báo đầu tiên, sau đó bạn có thể nhấp vào "Free gương" liên kết để tải các tập tin mà không cần sử dụng bất kỳ điểm. |
|
| Trở về đầu trang | |
|
atena
Tham gia ngày: 22 tháng hai 2007
Bài viết: 98
Đă giúp: 5
| 03 Tháng 1 năm 2008 08:53 kcpsm3.v | | |
|
| | yahootew3000 đă viết: | Giới thiệu Để Những thiết kế của CPU bằng cách sử dụng RTL Phương pháp.
Đây là một CPU đơn giản 8-bit với bộ vi xử lư 8-bit địa chỉ xe buưt. Kiến trúc này dựa trên accumulator dựa trên thiết kế. Tập chỉ lệnh được nhóm vào các mục ít được hiển thị như dưới đây:
1. Thao tác dữ liệu
a. ADD X Thêm giá trị trong bộ nhớ để accumulator này.
sinh SUB X trừ giá trị trong bộ nhớ để accumulator này.
c. X XOR Exclusive-OR logic hoạt động giá trị trong bộ nhớ để accumulator này.
mất VÀ X Thực hiện và giá trị gia tăng hoạt động logic trong bộ nhớ để accumulator này.
e. ADR Thêm giữa sổ đăng kư.
2. Truyền dữ liệu
a. MVI Di chuyển dữ liệu ngay lập tức đến đăng kư được chỉ định.
sinh MVD Di chuyển dữ liệu bộ nhớ được chỉ định để đăng kư chỉ định.
c. MOV Di chuyển dữ liệu giữa sổ đăng kư.
mất LDA X Load dữ liệu vào bộ nhớ để accumulator.
e. STA X Tải accumulator cho dữ liệu bộ nhớ.
3. Chương tŕnh kiểm soát
a. BRN X Chi nhánh nếu giá trị trong accumulator là tiêu cực.
sinh JMP X Bước tới một địa chỉ được chỉ định.
6. Chuyển dịch
a. SHR Shift một chút về đăng kư bên phải.
sinh SHL Shift một chút về đăng kư bên trái.
5. Linh tinh
a. HALT Vẫn không hoạt động.
sinh NOP Không có hoạt động cho đến khi lệnh kế tiếp.
Việc thiết kế là sử dụng Λltera Quαrtus II 7,2 |
Không chính xác những sai lầm, nhưng tôi nghĩ rằng bạn có forgoten một số điểm quan trọng. Cho phép tôi thực hiện đầy đủ thông số kỹ thuật của bạn càng nhiều càng tốt, tôi có thể plz, trước hết chúng ta cũng nên đề cập về những Interrupt, ví dụ với bộ vi xử lư đơn giản như 85, chúng tôi có thể có không maskable ngắt như TRAP (chúng tôi có thể định nghĩa trong VHDL là ṿng lặp vô hạn mà không cần THOÁT chỉ dẫn) và rơ ràng các maskable ngắt ṿng lặp vô hạn với chỉ dẫn lối ra điều kiện, gián đoạn ưu tiên cũng cần được xem xét.
Thứ hai là bạn havent đề cập về đăng kư cờ, để chúng tôi có thể có chỉ lệnh nhảy có điều kiện. Với cờ đăng kư sẽ được tie với ACC ... vv.
Khái niệm thực hiện một MPU CPU hay chỉ đơn giản là quan niệm của người dùng xác định kiểu dữ liệu, với mỗi chỉ dẫn chúng tôi vào mỗi (có thể được thực hiện bằng cách xác định: là loại chỉ dẫn) nó sẽ tự động làm một hoặc một nhóm predefine thủ tục.
Nhưng anyway, khái niệm của bạn là chính xác và từ đó chúng ta có thể làm cho một CPU đơn giản.
Tuy nhiên, tôi có một câu hỏi mà i havent hài ḷng với câu trả lời của riêng tôi cho đến bây giờ. Chúng tôi biết rằng với một MPU (vi xử lư), chúng tôi xem xét 2 loại chỉ lệnh: 1st 1 byte chỉ dẫn như vậy như trong chúng ta có 8.085 MOV A, B và đồng hồ lịch tŕnh chu kỳ cho nó là 4. Và 2 Byte chỉ dẫn như MVI A, # dữ liệu với 7 chu kỳ đồng hồ. Câu hỏi của tôi là: Tại sao với ins MVI A, # dữ liệu chu kỳ CLK dự kiến không phải là 8 là bội số của 4? Bởi v́ opcode yêu cầu cho MVI và MOV được cả hai byte 1, như là dữ liệu ip.
Công cụ Synopsys giống như bất kỳ thiết kế tŕnh biên dịch hoặc Thủ tướng Chính Thời gian có thể giải quyết vấn đề này? Nếu có ai đó plz tôi giải thích chi tiết? Cảm ơn trước. |
|
| Trở về đầu trang | |
|
yahootew3000
Tham gia ngày: 20 tháng 8 2007
Bài viết: 26
| Ngày 27 Tháng Một 2008 07:16 1 byte thay đổi đăng kư Verilog | | |
|
| | Eiffel.Z đă viết: | yahootew3000
Hi, anh trai. Tôi có một câu hỏi khi tôi mô phỏng mă của bạn cho tôi. Công cụ của tôi là Q̀í 5.0, và bộ nhớ RAM ipcore chuyển giao kết quả không giống như là tài liệu của bạn được đề cập. Khi đọc RAM, RAM các dữ liệu được có thể xuất hiện tại cạnh tiếp theo của đồng hồ, có một số vấn đề.
và tôi tham khảo các Megafunction RAM Hướng dẫn sử dụng từ @ ltera Website. Các hoạt động làm việc thực tế là như của tôi mô phỏng trạng thái, do đó, cách bạn nhận được kết quả tài liệu? |
Hi, i mô phỏng các mă sử dụng Q̀í 7.1. Nó không gây ra bất kỳ vấn đề với tôi. Các tài liệu bao gồm các mă số cho mỗi mô-đun. Tôi thiết kế CPU đơn giản thông qua các kỹ thuật theo cấp bậc. Có lẽ bạn có thể thử để chọn một số mô-đun và cung cấp cho một thử nghiệm, Chek cho dù đó là giống như tôi.
Thêm vào sau khi 3 phút:
| atena đă viết: | | yahootew3000 đă viết: | Giới thiệu Để Những thiết kế của CPU bằng cách sử dụng RTL Phương pháp.
Đây là một CPU đơn giản 8-bit với bộ vi xử lư 8-bit địa chỉ xe buưt. Kiến trúc này dựa trên accumulator dựa trên thiết kế. Tập chỉ lệnh được nhóm vào các mục ít được hiển thị như dưới đây:
1. Thao tác dữ liệu
a. ADD X Thêm giá trị trong bộ nhớ để accumulator này.
sinh SUB X trừ giá trị trong bộ nhớ để accumulator này.
c. X XOR Exclusive-OR logic hoạt động giá trị trong bộ nhớ để accumulator này.
mất VÀ X Thực hiện và giá trị gia tăng hoạt động logic trong bộ nhớ để accumulator này.
e. ADR Thêm giữa sổ đăng kư.
2. Truyền dữ liệu
a. MVI Di chuyển dữ liệu ngay lập tức đến đăng kư được chỉ định.
sinh MVD Di chuyển dữ liệu bộ nhớ được chỉ định để đăng kư chỉ định.
c. MOV Di chuyển dữ liệu giữa sổ đăng kư.
mất LDA X Load dữ liệu vào bộ nhớ để accumulator.
e. STA X Tải accumulator cho dữ liệu bộ nhớ.
3. Chương tŕnh kiểm soát
a. BRN X Chi nhánh nếu giá trị trong accumulator là tiêu cực.
sinh JMP X Bước tới một địa chỉ được chỉ định.
6. Chuyển dịch
a. SHR Shift một chút về đăng kư bên phải.
sinh SHL Shift một chút về đăng kư bên trái.
5. Linh tinh
a. HALT Vẫn không hoạt động.
sinh NOP Không có hoạt động cho đến khi lệnh kế tiếp.
Việc thiết kế là sử dụng Λltera Quαrtus II 7,2 |
Không chính xác những sai lầm, nhưng tôi nghĩ rằng bạn có forgoten một số điểm quan trọng. Cho phép tôi thực hiện đầy đủ thông số kỹ thuật của bạn càng nhiều càng tốt, tôi có thể plz, trước hết chúng ta cũng nên đề cập về những Interrupt, ví dụ với bộ vi xử lư đơn giản như 85, chúng tôi có thể có không maskable ngắt như TRAP (chúng tôi có thể định nghĩa trong VHDL là ṿng lặp vô hạn mà không cần THOÁT chỉ dẫn) và rơ ràng các maskable ngắt ṿng lặp vô hạn với chỉ dẫn lối ra điều kiện, gián đoạn ưu tiên cũng cần được xem xét.
Thứ hai là bạn havent đề cập về đăng kư cờ, để chúng tôi có thể có chỉ lệnh nhảy có điều kiện. Với cờ đăng kư sẽ được tie với ACC ... vv.
Khái niệm thực hiện một MPU CPU hay chỉ đơn giản là quan niệm của người dùng xác định kiểu dữ liệu, với mỗi chỉ dẫn chúng tôi vào mỗi (có thể được thực hiện bằng cách xác định: là loại chỉ dẫn) nó sẽ tự động làm một hoặc một nhóm predefine thủ tục.
Nhưng anyway, khái niệm của bạn là chính xác và từ đó chúng ta có thể làm cho một CPU đơn giản.
Tuy nhiên, tôi có một câu hỏi mà i havent hài ḷng với câu trả lời của riêng tôi cho đến bây giờ. Chúng tôi biết rằng với một MPU (vi xử lư), chúng tôi xem xét 2 loại chỉ lệnh: 1st 1 byte chỉ dẫn như vậy như trong chúng ta có 8.085 MOV A, B và đồng hồ lịch tŕnh chu kỳ cho nó là 4. Và 2 Byte chỉ dẫn như MVI A, # dữ liệu với 7 chu kỳ đồng hồ. Câu hỏi của tôi là: Tại sao với ins MVI A, # dữ liệu chu kỳ CLK dự kiến không phải là 8 là bội số của 4? Bởi v́ opcode yêu cầu cho MVI và MOV được cả hai byte 1, như là dữ liệu ip.
Công cụ Synopsys giống như bất kỳ thiết kế tŕnh biên dịch hoặc Thủ tướng Chính Thời gian có thể giải quyết vấn đề này? Nếu có ai đó plz tôi giải thích chi tiết? Cảm ơn trước. |
Chào,
Tôi đoán thiết kế của tôi chỉ là một introduciton cho CPU thiết kế, speficically cho người mới bắt đầu. Không phải là phức tạp như là 85. SO, nó chỉ có các hoạt động cơ bản nhất mà thôi. Tôi có thể nói rằng nó có đơn giản chỉ ISA (Instruction Set Architecture). Bất cứ nơi nào, cảm ơn cho nhận xét của bạn. |
|
| Trở về đầu trang | |
|
ashok_rudra
Tham gia ngày: Ngày 17 Tháng 4 năm 2007
Bài viết: 5
| Tháng 1 29, 2008 10:13 đơn giản bằng cách sử dụng bộ vi xử lư thiết kế Verilog | | |
|
| i không có đủ điểm để tải về
xin vui ḷng email cho tôi: ashok_rudra (at) yahoo.com |
|
| Trở về đầu trang | |
|
yahootew3000
Tham gia ngày: 20 tháng 8 2007
Bài viết: 26
| Ngày 10 tháng 2 năm 2008 18:35 cpu rtl là những ǵ | | |
|
| | xin vui ḷng click vào nhân bản miễn phí để tải về, không có điểm là cần thiết |
|
| Trở về đầu trang | |
|
