Nội quy | Recent posts | chủ đề RSS | T́m kiếm | Đăng kư | Đăng nhập

Thiết kế đồng bộ và không đồng bộ trong SOC gặp


Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Thiết kế Phương pháp & Tools (kỹ thuật số) -> đồng bộ và không đồng bộ thiết kế tại Sóc gặp
Tác giả Thông báo
vlsitechnology



Tham gia ngày: 01 tháng 11 năm 2007
Bài viết: 262
Đă giúp: 6


Post 06 tháng 11 năm 2007 19:47

Thiết kế đồng bộ và không đồng bộ trong SOC gặp


Sự khác nhau giữa thiết kế đồng bộ và không đồng bộ là ǵ

NẾU chúng tôi có hai đồng hồ trong thiết kế đồng bộ sau đó sẽ có một cơ hội mà skew của tôi sẽ không đáp ứng các yêu cầu thiết kế sau khi làm việc tối ưu hóa sau đó cũng vào thời gian đó tôi như thế nào SHD tối ưu hóa các thiết kế?
bất cứ ai có thể giải thích cho tôi?
Trở về đầu trang
Google
AdSense
Google Adsense




Post 06 tháng 11 năm 2007 19:47

Quảng cáo




Trở về đầu trang
gliss



Tham gia ngày: 22 Tháng Tư 2005
Bài viết: 670
Đă giúp: 61
Vị trí: Boston


Post 06 tháng 11 năm 2007 20:40

Thiết kế đồng bộ và không đồng bộ trong SOC gặp


Hệ thống đồng bộ được thúc đẩy bởi các mạng đồng hồ. Những người không đồng bộ không. SOC có các công cụ tự động cho analyzis thời gian và tối ưu hóa. Bạn có thể chạy các công cụ này tại các điểm khác nhau trong ḍng chảy. Sau khi tổng hợp cây đồng hồ, bạn có thể thực hiện tối ưu hóa như khối di chuyển quanh và thay đổi / thêm bộ đệm đồng hồ.

Ví dụ, nếu có quá nhiều scew, bạn có thể thay thế và reroute thiết kế, thay đổi sơ đồ cây đồng hồ, hăy sử dụng bộ đệm khác nhau / etc. Khi bạn làm được điều này bạn có thể tối ưu hóa được sử dụng diện tích hơn và nhiều quyền lực hơn,

Ngoài ra, tốt nhất ASIC thư viện bao gồm hai lần trong bộ đệm, một cho việc sử dụng nói chung và đặc biệt cho một tín hiệu đồng hồ, chắc chắn rằng bạn đang sử dụng những cái thích hợp.
Trở về đầu trang
Phiên bản tiếng Ả Rập Tiếng Bulgaria phiên bản Catalan phiên bản Séc phiên bản Đan Mạch phiên bản Tiếng Đức phiên bản Hy Lạp phiên bản Bản tiếng Anh Phiên bản tiếng Tây Ban Nha Phiên bản tiếng Phần Lan Tiếng Pháp phiên bản Phiên bản tiếng Hin-ddi Croatia phiên bản Indonesia phiên bản Phiên bản tiếng Ư Phiên bản tiếng Do Thái Phiên bản tiếng Nhật Hàn Quốc phiên bản Lithuanian phiên bản Latvia phiên bản Phiên bản tiếng Hà Lan Na Uy phiên bản Phiên bản tiếng Ba Lan Phiên bản tiếng Bồ Đào Nha Rumani phiên bản Phiên bản tiếng Nga Tiếng Slovak phiên bản Tiếng Slovenia phiên bản Serbia phiên bản Thụy Điển phiên bản Tagalog phiên bản Phiên bản tiếng Ukraina Bản tiếng Việt Trung Quốc phiên bản
Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Thiết kế Phương pháp & Tools (kỹ thuật số) -> đồng bộ và không đồng bộ thiết kế tại Sóc gặp
Trang 1 / 1

subj

text

Múi giờ GMT 1 Hour
Tương tự các chủ đề:
Đồng bộ và không đồng bộ thiết kế (10)
Đồng bộ vs thiết kế không đồng bộ (12)
Cadence Sóc gặp phải sự khác biệt và gặp đầu tiên (3 là ǵ)
đồng bộ và không đồng bộ (13)
Đồng bộ và không đồng bộ (4)
Sự khác nhau giữa gặp soc và gặp đầu tiên (4)
@ ltera: không đồng bộ vs đồng bộ thiết kế vi mạch (2)
Là đồng bộ hoặc không đồng bộ thiết kế ưa thích? (3)
Đồng bộ và không đồng bộ máy Nhà nước Thiết kế-VHDL (5)
Thất vọng bởi dưới lên phân vùng thiết kế tại Sóc gặp phải (1)


Lạm dụng | | Quản trị | | Moderators | | Hỗ trợ chúng tôi | | sitemap
đề RSS