Nội quy | Recent posts | chủ đề RSS | Tìm kiếm | Đăng ký | Đăng nhập

Có: chi tiết IP RISC CPU Core Design liệu


Post new topic Reply to topic EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Thiết kế -> sẵn: Chi tiết IP RISC CPU Core Design liệu
Tác giả Thông báo
JohnG300c



Tham gia ngày: 05 Tháng Mười Hai năm 2006
Bài viết: 91


Post Ngày 10 tháng 4 năm 2007 20:42

Có: chi tiết IP RISC CPU Core Design liệu


Xin chào,

Tôi đã dựng lên một bài viết trên trang web của chúng tôi mô tả một CPU Core RISC IP
đã được tạo ra cho một trong những khách hàng của chúng tôi:
http://www.summitsoftconsulting.com/Pic10IpCore.htm

Những RISC IP Core là chỉ lệnh tương thích với Microchip
PIC10F200-loạt các vi điều khiển. Thiết kế đầy đủ tài liệu có sẵn
cũng như toàn Verilog mã nguồn (bao gồm cả một tập đầy đủ các băng ghế thử nghiệm).
Đây là một điều khiển generic-Datapath thiết kế có thể dễ dàng được chuyển đến VHDL.

Tôi có kèm theo các tài liệu được thiết kế và các nguồn Verilog.

Cảm ơn,
/ John.

--------------------------------------------
John Gulbrandsen, Hội nghị Thượng đỉnh mềm Tư vấn
Professional Windows Hệ thống Lập trình

26.895 Aliso Creek Rd. Suite B504
Aliso Viejo, CA 92656-5301

Ðiện thoại (877) 839-2543
Fax (877) 349-1818

John.Gulbrandsen (at) SummitSoftConsulting (dot) com
--------------------------------------------


Xin lỗi, nhưng bạn cần phải đăng nhập để xem tập tin đính kèm này

Trở về đầu trang
Goodman



Tham gia ngày: 30 tháng 9 năm 2002
Bài viết: 377


Post 11 Tháng tư 2007 02:04

Re: Available: Chi tiết IP RISC CPU Core Design Documentatio


Chào,

Liệu IP này là miễn phí?
Trở về đầu trang
Google
AdSense
Google Adsense




Post 11 Tháng tư 2007 02:04

Quảng cáo




Trở về đầu trang
JohnG300c



Tham gia ngày: 05 Tháng Mười Hai năm 2006
Bài viết: 91


Post 11 Tháng tư 2007 06:40

Có: chi tiết IP RISC CPU Core Design liệu


Vâng, các Verilog bao gồm tự do có thể được sử dụng.

/ John.

--------------------------------------------
John Gulbrandsen, Hội nghị Thượng đỉnh mềm Tư vấn
Professional Windows Hệ thống Lập trình

26.895 Aliso Creek Rd. Suite B504
Aliso Viejo, CA 92656-5301

Ðiện thoại (877) 839-2543
Fax (877) 349-1818

John.Gulbrandsen (at) SummitSoftConsulting (dot) com
--------------------------------------------
Trở về đầu trang
Phiên bản tiếng Ả Rập Tiếng Bulgaria phiên bản Catalan phiên bản Séc phiên bản Đan Mạch phiên bản Tiếng Đức phiên bản Hy Lạp phiên bản Bản tiếng Anh Phiên bản tiếng Tây Ban Nha Phiên bản tiếng Phần Lan Tiếng Pháp phiên bản Phiên bản tiếng Hin-ddi Croatia phiên bản Indonesia phiên bản Phiên bản tiếng Ý Phiên bản tiếng Do Thái Phiên bản tiếng Nhật Hàn Quốc phiên bản Lithuanian phiên bản Latvia phiên bản Phiên bản tiếng Hà Lan Na Uy phiên bản Phiên bản tiếng Ba Lan Phiên bản tiếng Bồ Đào Nha Rumani phiên bản Phiên bản tiếng Nga Tiếng Slovak phiên bản Tiếng Slovenia phiên bản Serbia phiên bản Thụy Điển phiên bản Tagalog phiên bản Phiên bản tiếng Ukraina Bản tiếng Việt Trung Quốc phiên bản
Post new topic Reply to topic EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Thiết kế -> sẵn: Chi tiết IP RISC CPU Core Design liệu
Trang 1 / 1

subj

text

Múi giờ GMT 1 Hour
Tương tự các chủ đề:
CPU @ RTL Thiết kế - Verilog (với tài liệu hướng dẫn đầy đủ) (24)
làm thế nào để sử dụng lõi IP và thiết kế lõi? (2)
tổng hợp 16-bit RISC CPU (2)
REQ: SystemC mô hình cho RISC CPU (3)
Đa chu trình hướng dẫn trong một chip CPU!! (3)
Xin hãy giúp tôi CPU RISC mô phỏng! (2)
MAC IP Core thiết kế (4)
RISC Core (5)
coldfire lõi - reques để mô tả chi tiết (3)
Phương pháp thiết kế lõi IP Xilinx? (2)


Lạm dụng | | Quản trị | | Moderators | | Hỗ trợ chúng tôi | | sitemap
đề RSS