Nội quy | Recent posts | chủ đề RSS | T́m kiếm | Đăng kư | Đăng nhập

đồng bộ và không đồng bộ


Post new topic Reply to topic EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Thiết kế -> đồng bộ và không đồng bộ
Tác giả Thông báo
s_vlsi



Tham gia ngày: Ngày 16 tháng 5 năm 2006
Bài viết: 21


Post 26 tháng 5 năm 2006 13:56

đồng bộ và không đồng bộ

bất cứ ai có thể cho tôi biết sự khác biệt giữa đặt lại đồng bộ và aynsynchronous với mă Verilog?
mà đặt lại chúng ta nên đi? Câu hỏi

 Thanks & Regards
Trở về đầu trang
Google
AdSense
Google Adsense
Post 26 tháng 5 năm 2006 13:56

Quảng cáo



Trở về đầu trang
sree205



Tham gia ngày: 13 Tháng 3 năm 2006
Bài viết: 421
Đă giúp: 30


Post 27 Tháng Năm 2006 08:40

đồng bộ và không đồng bộ

tại sao không u đọc tờ giấy trên resets bởi Cummings Clifford? liên kết này có một giấy trên resets, điều này sẽ giúp hiểu biết của bạn.

http://www.sunburst-design.com/papers/
Trở về đầu trang
louisnells



Tham gia: Tháng 5 8, 2006
Bài viết: 212
Đă giúp: 13


Post 27 Tháng Năm 2006 13:27

Re: đồng bộ và không đồng bộ

Trong thiết lập lại một đồng bộ chỉ xảy ra khi đồng hồ đang hoạt động (hoặc là ngày ve đi hay-ve đi xung). ví dụ: bạn có đặt tín hiệu thiết lập lại cho đến khi cạnh đồng hồ mẫu nó.
Nhưng trong đặt lại thiết lập lại không đồng bộ sẽ xảy ra ngay lập tức.
Trở về đầu trang
zainmirza



Tham gia ngày: Ngày 24 tháng 12 năm 2005
Bài viết: 134
Đă giúp: 32
Địa điểm: Islamabad


Post 27 Tháng Năm 2006 19:11

đồng bộ và không đồng bộ

plz cũng viết abt các tức là truyền đồng bộ và không đồng bộ truyền động.
Trở về đầu trang
louisnells



Tham gia: Tháng 5 8, 2006
Bài viết: 212
Đă giúp: 13


Post 27 Tháng Năm 2006 19:30

Re: đồng bộ và không đồng bộ

Nếu việc truyền synchrounous là sẽ có một số tín hiệu tham khảo (đồng hồ) mà làm cho đồng nghiệp tham gia vào các bước giao tiếp trong unison. Kết nối ICSP từ các lập tŕnh PIC cho LC được đồng bộ, bởi v́ có một đồng hồ tham khảo tại ICSP.
Trong truyền dẫn không đồng bộ sẽ không có bất kỳ tín hiệu refernce như vậy. Ví dụ RS232 không có tín hiệu đồng hồ ở tất cả.

zainmirza đă viết:
plz cũng viết abt các tức là truyền đồng bộ và không đồng bộ truyền động.
Trở về đầu trang
dsocer



Tham gia ngày: 04 tháng tư năm 2006
Bài viết: 11


Post Ngày 29 Tháng Năm 2006 04:45

Re: đồng bộ và không đồng bộ

đồng bộ: luôn luôn @ (posedge CLK)
bắt đầu
if (rst == 0) ......
khác ..............
cuối

không đồng bộ: luôn luôn @ CLK posedge (hoặc rẽ negedge)





Tôi nghĩ rằng đồng bộ là tốt hơn trong hầu hết các ứng dụng.
Trở về đầu trang
sree205



Tham gia ngày: 13 Tháng 3 năm 2006
Bài viết: 421
Đă giúp: 30


Post Ngày 30 tháng 5 năm 2006 00:36

đồng bộ và không đồng bộ

Trong trường hợp của lấy một đầu vào không đồng bộ, cách để làm cho nó đồng bộ hóa mà không có bất kỳ metastability là tăng gấp đôi flop đầu vào không đồng bộ và sử dụng đầu ra của các flop thứ hai trong thiết kế.

Phương pháp tương tự cũng áp dụng cho một tín hiệu vượt qua từ một miền đồng hồ khác.
Trở về đầu trang
shankarmit



Tham gia: Tháng 6 22, 2005
Bài viết: 188
Đă giúp: 8
Địa điểm: Ấn Độ


Post Ngày 30 tháng 5 năm 2006 14:13

Re: đồng bộ và không đồng bộ

Asynchornous đặt lại là không phân biệt và đặt lại đồng hồ sẽ hành động ..

sử dụng nếu đặt lại = 1 sau đó ..


elsif (alway (at) đồng hồ) ..



Trong .. đặt lại đồng bộ chỉ nếu đồng hồ đang hoạt động (postive hoặc tiêu cực) .. và đặt lại sẽ hành động

nếu (alwy (at) clocl)
nếu (đặt lại) ..

xin lỗi tôi không tốt trong Verilog .. u viết theo cách này ..


Kính trọng
Shankar
Trở về đầu trang
eelinker



Tham gia ngày: 12 Tháng Hai 2006
Bài viết: 571
Đă giúp: 12
Địa điểm: PERSIA


Post Ngày 21 tháng 7 năm 2006 06:31

đồng bộ và không đồng bộ

Trong tên của ---
diffrences là:
1) asynchronus không có đồng hồ và dựa trên cửa trễ hơn là flip-flop.
2) asynchronus không được hỗ trợ bởi các công cụ CAD, do đó, nó không phải là khôn ngoan để thiết kế không đồng bộ.
3) cho biết thêm thông tin không đồng bộ thiết kế tham khảo ASCnotes.pdf trong các trang web.
kính trọng
Trở về đầu trang
vcnvcc



Tham gia: Tháng bảy 21, 2006
Bài viết: 88
Giúp: 1


Post Ngày 21 tháng 7 năm 2006 09:21

Re: đồng bộ và không đồng bộ

số điểm abt đặt lại đồng bộ. và async

1. Asynch đặt lại là nhanh so sánh để đồng bộ, phải mất ít phần cứng, phải mất ít năng lượng, Nhưng
rất có thể là có vi phạm thời gian cho async đặt lại.
Trở về đầu trang
bansalr



Tham gia: ngày 22 tháng 12 năm 2005
Bài viết: 158
Đă giúp: 13


Post Ngày 21 tháng 7 năm 2006 10:19

Re: đồng bộ và không đồng bộ

Plz vào liên kết dưới đây để có cuộc thảo luận thêm về đồng bộ vs Async

http://www.deepchip.com/items/0396-01.html
Trở về đầu trang
kaustubhkhole



Tham gia ngày: Ngày 21 tháng một năm 2006
Bài viết: 102


Post Ngày 23 Tháng Bảy 2006 18:34

đồng bộ và không đồng bộ

Đồng hồ và không có đồng hồ!
đây là nét đơn giản nhất .....
Trở về đầu trang
Haytham



Tham gia ngày: 06 tháng 6 2004
Bài viết: 225
Đă giúp: 14
Địa điểm: Ai Cập


Post Ngày 23 Tháng Bảy 2006 21:53

Re: đồng bộ và không đồng bộ

Chào
Đồng bộ có nghĩa là đặt lại vào trong mẫu thiết lập lại với sự cạnh đồng hồ (hoặc pos hay neg)
Trong khi cài lại có nghĩa là không đồng bộ để thiết lập lại khi đă bao giờ đặt lại là điều kiện hoạt động.
Một vấn đề quan trọng trên asynchrounous đặt lại là nó nên e bỏ synchrnously từ đầu vào và thiết lập lại mô-đun này được coi là một vấn đề về tích hợp hệ thống.

các Verilog sau đây là đúng

Trích:
đồng bộ: luôn luôn @ (posedge CLK)
bắt đầu
if (rst == 0) ......
khác ..............
cuối

không đồng bộ: luôn luôn @ CLK posedge (hoặc rẽ negedge)


Đối với thiết kế vi mạch kỹ thuật số, chúng tôi luôn luôn sử dụng các thiết lập lại asynchrnous

Đối với truyền dẫn đồng bộ có nghĩa là các tín hiệu đồng hồ được chuyển giao với các dữ liệu trong khi không đồng bộ có nghĩa là không có một đồng hồ ở tất cả các thông tin.

Trong truyền asynchrnous, đồng hồ được tái chiết xuất dữ liệu bằng cách sử dụng fom CDR mạch (đồng hồ, phục hồi dữ liệu) và sau đó dữ liệu được đồng bộ hóa với đồng hồ của tên miền nhận bằng cách sử dụng 2 FF của ít nhất

Cảm ơn
Trở về đầu trang
bác học



Tham gia ngày: 02 Tháng 5 Năm 2006
Bài viết: 236
Đă giúp: 23
Địa điểm: Anh


Post Ngày 23 Tháng Bảy 2006 23:06

Re: đồng bộ và không đồng bộ

Hiểu được những từ:
Đồng bộ
&
Không đồng bộ

Sau đó bạn sẽ hiểu cơ sở đồng bộ và không đồng bộ - bất cứ điều ǵ.

Bác học
Trở về đầu trang
Phiên bản tiếng Ả Rập Tiếng Bulgaria phiên bản Catalan phiên bản Séc phiên bản Đan Mạch phiên bản Tiếng Đức phiên bản Hy Lạp phiên bản Bản tiếng Anh Phiên bản tiếng Tây Ban Nha Phiên bản tiếng Phần Lan Tiếng Pháp phiên bản Phiên bản tiếng Hin-ddi Croatia phiên bản Indonesia phiên bản Phiên bản tiếng Ư Phiên bản tiếng Do Thái Phiên bản tiếng Nhật Hàn Quốc phiên bản Lithuanian phiên bản Latvia phiên bản Phiên bản tiếng Hà Lan Na Uy phiên bản Phiên bản tiếng Ba Lan Phiên bản tiếng Bồ Đào Nha Rumani phiên bản Phiên bản tiếng Nga Tiếng Slovak phiên bản Tiếng Slovenia phiên bản Serbia phiên bản Thụy Điển phiên bản Tagalog phiên bản Phiên bản tiếng Ukraina Bản tiếng Việt Trung Quốc phiên bản
Post new topic Reply to topic EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Thiết kế -> đồng bộ và không đồng bộ
Trang 1 / 1

subj

text

Múi giờ GMT 1 Hour
Tương tự các chủ đề:
Đồng bộ và không đồng bộ (4)
Đồng bộ và không đồng bộ thiết kế (10)
Sự khác nhau giữa đồng bộ và không đồng bộ CDMA? (2)
Thiết kế đồng bộ và không đồng bộ ở Sóc gặp phải (1)
đồng bộ vs không đồng bộ (4)
về việc đặt lại đồng bộ và thiết lập lại không đồng bộ (5)
Đồng bộ vs thiết kế không đồng bộ (12)
Không đồng bộ trên toàn cầu cục bộ đồng bộ hệ thống (2)
@ ltera: không đồng bộ vs đồng bộ thiết kế vi mạch (2)
cách nhanh chóng đặt lại không đồng bộ và đồng bộ? (3)


Lạm dụng | | Quản trị | | Moderators | | Hỗ trợ chúng tôi | | sitemap
đề RSS