diễn đàn điện tử

Nội quy | Recent posts | chủ đề RSS | T́m kiếm | Đăng kư | Đăng nhập

tạo con trỏ trong Verilog


Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Thiết kế Phương pháp & Tools (kỹ thuật số) -> tạo con trỏ trong Verilog
Tác giả Thông báo
r_p_sanna



Tham gia ngày: Ngày 18 tháng 10 năm 2004
Bài viết: 69


Post 19 Tháng 3 năm 2006 18:38

tạo con trỏ trong Verilog


Chào,
i là có một cách có thể tạo con trỏ hoặc danh sách liên kết trong Verilog? tôi nghĩ rằng VHDL cho phép tạo ra một hồ sơ mà tôi tin là tương đương với con trỏ ở đầu vào C. được hoan nghênh.
Trở về đầu trang
stevepre



Tham gia ngày: 10 tháng 5 năm 2001
Bài viết: 92


Post 20 Tháng Ba 2006 09:57

Re: con trỏ tạo trong Verilog


VHDL của hồ sơ không phải là một con trỏ. Nó chỉ là một cấu trúc dữ liệu mà kết hợp các loại khác của các kiểu dữ liệu thành một.

không. Verilog không cung cấp các loại khả năng, trừ khi bạn đang sử dụng hệ thống Verilog.
Trở về đầu trang
Google
AdSense
Google Adsense




Post 20 Tháng Ba 2006 09:57

Quảng cáo




Trở về đầu trang
yaseen1



Tham gia ngày: 20 tháng 5 năm 2006
Bài viết: 49


Post Ngày 31 tháng 1 năm 2007 23:00

Re: con trỏ tạo trong Verilog


Không thể để tạo ra các danh sách liên kết trong Verilog.
Trở về đầu trang
aji_vlsi



Tham gia ngày: Ngày 10 tháng 9 năm 2004
Bài viết: 640
Đă giúp: 72
Địa điểm: Bangalore, Ấn Độ


Post Ngày 01 Tháng Hai 2007 05:36

Re: con trỏ tạo trong Verilog


yaseen1 đă viết:
Không thể để tạo ra các danh sách liên kết trong Verilog.


Vâng, bạn có thể * * mô h́nh liên kết với danh sách, mặc dù nó là một tốt đẹp 2 tháng thực tập dự án có thể. Đồng ư nó được dễ dàng hơn với VHDL và thậm chí nhiều hơn với SV.

Ajeetha, CVC
www.noveldv.com
Trở về đầu trang
Phiên bản tiếng Ả Rập Tiếng Bulgaria phiên bản Catalan phiên bản Séc phiên bản Đan Mạch phiên bản Tiếng Đức phiên bản Hy Lạp phiên bản Bản tiếng Anh Phiên bản tiếng Tây Ban Nha Phiên bản tiếng Phần Lan Tiếng Pháp phiên bản Phiên bản tiếng Hin-ddi Croatia phiên bản Indonesia phiên bản Phiên bản tiếng Ư Phiên bản tiếng Do Thái Phiên bản tiếng Nhật Hàn Quốc phiên bản Lithuanian phiên bản Latvia phiên bản Phiên bản tiếng Hà Lan Na Uy phiên bản Phiên bản tiếng Ba Lan Phiên bản tiếng Bồ Đào Nha Rumani phiên bản Phiên bản tiếng Nga Tiếng Slovak phiên bản Tiếng Slovenia phiên bản Serbia phiên bản Thụy Điển phiên bản Tagalog phiên bản Phiên bản tiếng Ukraina Bản tiếng Việt Trung Quốc phiên bản
Post new topic Reply to topic EDAboard.com Forum Index -> ASIC Thiết kế Phương pháp & Tools (kỹ thuật số) -> tạo con trỏ trong Verilog
Trang 1 / 1

subj

text

Múi giờ GMT 1 Hour
Tương tự các chủ đề:
Con trỏ trong Verilog??? (4)
FIFO con trỏ - Y chỉ trỏ mă màu xám được sử dụng? (5??)
tạo sơ đồ trong cadence với Verilog (3)
Con trỏ (7)
Chức năng con trỏ trong C (9)
con trỏ trong MATLAB? (1)
Hiểu con trỏ trong C (3)
C ngôn ngữ - con trỏ đến các chức năng (4)
Con trỏ đến struct chuyển nhượng (1)
[C] con trỏ như *** có nghĩa là ǵ? (3)


Lạm dụng | | Quản trị | | Moderators | | Hỗ trợ chúng tôi | | sitemap
đề RSS