PLD, SPLD, GAL, CPLD, FPGA Thiết kế
Đơn giản và Complex Programmable Logic Thiết bị từ Altera, Cypress, Xilinx. Lĩnh vực Programmable Gate Array. Thiết bị cụ thể VHDL / Verilog / SystemC câu hỏi.

tags: fpga xilinx, việc triển khai thực hiện fpga, fpga vhdl, cpld, plds, pld logic, vhdl, verilog, vlsi, Altera, Cypress, Xilinx, atmel, Programmable logic,
Moderator: Super Moderators

Goto page 1, 2, 3 ... 223, 224, 225 Tiếp
Bước tới trang:
Đăng chủ đề mới
Đăng chủ đề mới
Các chủ đề Bài trả lời Tác giả Lượt xem Đăng lần cuối
This topic is locked: you cannot edit posts or make replies. Thông báo: TẤT CẢ CÁC E-BOOKS HERE sẽ bị xóa!!! Người dùng sẽ có warned!!!
0 klug 3132 21 tháng ba 2007 22:21
klug
This topic is locked: you cannot edit posts or make replies. Thông báo: Verilog so VHDL
0 FORUM_RULES 10693 23 tháng mười một 2004 20:50
FORUM_RULES
No new posts Đối với vấn đề đầu ra Delay 32 bit đầu ra ( 50 điểm cho sol)
7 khamitkar.ravikant 804 12 tháng năm 2009 8:40
galt_roark
No new posts FPGA thực hiện các tính năng khai thác từ các mô-đun h́nh ảnh
1 varunmalhotra 72 21 tháng năm 2009 1:47
varunmalhotra
No new posts VHDL Chức năng t́m kiếm có hiệu quả phạm vi của một Kư Vector
2 omara007 51 20 tháng năm 2009 22:36
omara007
No new posts Ư tưởng dự án mới
2 Mkanimozhi 30 20 tháng năm 2009 20:16
DoraSzasz
No new posts SystemC
1 mani45 30 20 tháng năm 2009 19:33
pini_1
No new posts SystemC sử dụng - biên soạn cho cứng và phần mềm?
2 ruschi 114 20 tháng năm 2009 19:29
pini_1
No new posts @ ltera Max7000 (không có 'S') Series, lập tŕnh viên.
0 Gigillo74 18 20 tháng năm 2009 15:25
Gigillo74
No new posts Trao đổi bộ nhớ từ Verilog để VHDL
0 karper1986 12 20 tháng năm 2009 14:10
karper1986
No new posts Đồng hồ công việc từ Verilog để VHDL
0 karper1986 21 20 tháng năm 2009 13:39
karper1986
No new posts Newbie câu hỏi - thiết bị đơn giản logic
1 mrhamada 57 20 tháng năm 2009 9:56
LoomVortex
No new posts M1-SYSMGMT-dev-KIT: Truyền thông giữa Fusion-ProAsic
5 LoomVortex 87 20 tháng năm 2009 9:36
LoomVortex
No new posts làm thế nào tôi có thể mô tả một hệ số sử dụng một ROM trong VHDL?
0 yan25 24 20 tháng năm 2009 8:59
yan25
No new posts Giới thiệu về Nơi Thiết kế và lộ trong VLSIs Bởi Patrick
0 shitansh 33 20 tháng năm 2009 8:53
shitansh
No new posts một lỗi trong ISE10.1 nhưng không có trong ISE6.2
0 ahmadagha23 9 20 tháng năm 2009 7:09
ahmadagha23
No new posts Trợ giúp cho tôi SDIO
3 alpacinoliu 150 20 tháng năm 2009 4:59
alpacinoliu
No new posts Chúng tôi có thể sử dụng Labview với spartan 3A
3 elec-eng 201 19 tháng năm 2009 23:31
elec-eng
No new posts i2c Bắt đầu và ngừng phát hiện
3 vipulsinha 66 19 tháng năm 2009 23:30
RBB
No new posts DLX Processor
1 Mkanimozhi 96 19 tháng năm 2009 19:54
karper1986
No new posts Lọc tiếng ồn trong FPGA ḍng video
0 ombadei 57 19 tháng năm 2009 13:28
ombadei
No new posts VHDL & Verilog So
4 elcielo 700 19 tháng năm 2009 9:43
pini_1
No new posts Biến trong VHDL
[ Goto page Goto page: 1, 2]
35 ombadei 603 19 tháng năm 2009 9:23
FvM
No new posts giúp đỡ, cơ bản của tiểu bang vhdl Bản để máy có 2
7 nicklas_a74 180 19 tháng năm 2009 7:52
nand_gates
No new posts Tôi có thể t́m VPB đặc điểm kỹ thuật trên xe buưt?
0 kel8157 6 19 tháng năm 2009 7:49
kel8157
No new posts VHDL - đồng hồ lên và rơi xuống cạnh affectation
2 n3utr0 123 19 tháng năm 2009 7:40
kvingle
No new posts cần phải có rơ Xilinx ISE
4 senthilnathan.rajesh 150 19 tháng năm 2009 7:27
omara007
No new posts Xilinx XST Synthesis là quá tŕnh tham gia tooooo dài!!
0 omara007 33 19 tháng năm 2009 4:21
omara007
No new posts PS2 bàn phím đọc VHDL
3 r0nald 78 19 tháng năm 2009 1:53
r0nald
No new posts làm thế nào tôi có thể mô tả một hệ số sử dụng một ROM trong VHDL?
0 yan25 24 18 tháng năm 2009 21:20
yan25
No new posts Xin vui ḷng, giúp tôi!!! Verilog vấn đề .... trong Xilinx
2 DoraSzasz 51 18 tháng năm 2009 19:19
DoraSzasz
No new posts Dữ liệu FPGA
0 roddyalan 27 18 tháng năm 2009 16:31
roddyalan
No new posts Vấn đề Pulse Generator
5 Caïnh 213 18 tháng năm 2009 9:42
Caïnh
No new posts Sequential thiết kế trong VHDL
1 abeltyukov 63 18 tháng năm 2009 6:24
ahmedalzaabi
No new posts Làm thế nào để biến heirarchical cơ cấu sử dụng VCS??
0 MohEllayali 63 17 tháng năm 2009 19:54
MohEllayali
No new posts sản xuất FPGA netlist trong cổng cấp?
2 lt.data 108 17 tháng năm 2009 17:23
FvM
No new posts Rắc rối bằng cách sử dụng Spartan 3A Starter Kit và USB để JTAG cáp
0 armed23ogm 69 17 tháng năm 2009 3:12
armed23ogm
No new posts verilog mă
0 dody_fadel 69 16 tháng năm 2009 21:34
dody_fadel
No new posts làm thế nào tôi có thể mô tả một hệ số sử dụng một ROM, trong VHDL?
0 yan25 27 16 tháng năm 2009 17:41
yan25
No new posts SATA PHY chip
19 cheesent 3231 16 tháng năm 2009 17:20
iso12
No new posts kết nối Virtex-5 Fpga để TMS320C6474 DSP qua RapidIO, SRIO ...
1 a.nemati 108 15 tháng năm 2009 16:26
Flemming_Sundance
No new posts Modelsim 6.5a & 6.3c PE học sinh bản
0 veiledcavalier 84 15 tháng năm 2009 12:00
veiledcavalier
Đăng chủ đề mới Diễn đàn EDAboard.com Index -> PLD, SPLD, GAL, CPLD, FPGA Thiết kế All times are GMT 2 giờ
Goto page 1, 2, 3 ... 223, 224, 225 Tiếp
Bước tới trang:
Trang thứ 1 của 225
Bước tới:
Bài viết mới Bài viết mới Không có bài viết mới Không có bài viết mới Thông báo Thông báo
Bài viết mới [Phổ biến] Bài viết mới [Phổ biến] Không có bài viết mới [Phổ biến] Không có bài viết mới [Phổ biến] <a href='promote/index.html' target='_blank'> Đẩy mạnh chủ đề (-30 điểm) </ a>